基于故障仿真和粗糙集的复杂电路板测试性分析

针对关联模型在复杂电路板测试性分析中对不确定问题描述与分析的缺陷,提出了基于故障仿真和粗糙集的测试性分析方法.通过故障仿真生成条件属性集,利用粗糙集将其约简,最终形成分辨矩阵,从而评价电路的测试性水平.最后通过实例分析验证了方法的有效性.     

基于JTAG的电路板可测性设计分析技术

电路板的可测性和设计复杂性是一对矛盾,由此提出了基于网络表文件的可测性设计优化算法,可在改善电路板测试性的同时,最大限度地降低电路板的设计复杂性.该算法用Matlab来实现,通过对电路板网络表文件的数学分析,确定用最少的边界扫描器件实现对电路网络的一个最大覆盖,从而改善电路板的测试性,大幅度提高电路板的测试覆盖率.最后,利用算法对某电路板进行了可测性分析,试验表明对器件进行了有效的定位,从而为设计工程师进行可测性设计提供了参考和方向.     

基于Bose-Lin码的组合电路容错设计

应用Bose-Lin码实现了特定功能的组合电路容错设计，并采取在输入输出端加入缓存的方法，当电路出现故障时可以使系统恢复正常工作。为了方便电路的扩展，还进一步优化了输入输出端缓存的结构。     

基于边界扫描技术的SOC数字电路可测性设计

随着SOC系统的快速发展,如何对其进行有效的测试与诊断是当前研究的热点问题。从SOC数字电路可测试性设计的角度出发,基于边界扫描技术,设计了具有边界扫描结构的IP核,并对相应的测试方法进行了研究。通过仿真及时序分析,验证了该设计方法的可行性,为SOC系统的测试提供了新的思路。     

集成电路可测试性设计与验证

文章介绍了集成电路系统芯片(So C)以及IP核相关理论知识,对DFT集成电路可测试性设计进行了概述,给出了几种常用IC产品的测试方法,并对以后DFT可测试性设计的发展进行了论述;提出了一种基于图像处理的多级滤波芯片DFT测试进行分析,给出了DFT Compiler软件实验验证报告,有效地提高了测试覆盖率。     

CSC71018电路的可测性设计

本文介绍了正向设计的局用万门程控交换机专用集成电路CSC71018的可测性设计。通过可测性设计,使该电路的测试难度及测试时间减少了将近一半。     

Resynthesis of Combinational Circuits for Path Count Reduction and for Path Delay Fault Testability

Path delay fault model is the most suitable model for detectingdistributed manufacturing defects which can cause delayfaults. However, the number of paths in a modern design can beextremely large and the path delay testability of many practicaldesigns is very low. In this paper we show how to resynthesize acombinational circuit in order to reduce the total number of paths inthe circuit. Our results show that it is possible to obtain circuitswith a significant reduction in the number of paths while notincreasing area and/or delay of the longest sensitizable path in thecircuit.Research on path delay testing shows that in many circuits a largeportion of paths does not have a test that can guarantee detection ofa delay fault. The path delay testability of a circuit would increaseif the number of such paths is reduced. We show that addition of asmall number of test points into the circuit can help reducing thenumber of such paths in the given design.     

基于故障注入的基准电路故障响应分析

为了提高集成电路的成品率,试图采用更简便有效的方法测试芯片,并获得反映电路特性的故障响应率,在进行电路功能仿真(前仿真)或电路时序仿真(后仿真)的过程中,对电路注入单故障或多故障,然后在电路存在故障的情况下,模拟电路的行为,获得电路的故障响应率.实现了一个通用的数字电路"故障响应分析"程序,他模拟电路注入故障,收集模拟结果,通过分析获取电路的故障响应率.     

一种模拟惯性组合输出电路的设计与实现

为完成对某型弹载计算机的自动测试,设计一种模拟惯性组合输出电路。该电路硬件主要以基于PCI总线的数字量输入输出卡PCI144DI／O及可编程定时计数器82C54为核心,电路硬件结构简单,使用灵活方便。控制软件基于Labwindows／CVI软件平台开发设计。实验证明,该电路完全能够模拟惯性组合输出脉冲宽度、脉冲周期及脉冲个数可调的脉冲信号,并且成本低、开发周期短。     

多链扫描可测性设计中扫描链的选取

本文提出了多链扫描可测性设计中扫描链的构造方法．根据电路的规模、输人／输出管脚数及测试时间的要求确定扫描链个数，引人临界时间的概念，采用动态编程的方法确定每条链中的扫描触发器．采用该方法，计算速度比传统方法显著提高，同时节省了存储空间．     

The Combinational and Sequential Adiabatic Circuit Design and Its Applications

In this paper, a new design of adiabatic circuit, called the quasi-static efficient charge recovery logic (QSECRL) is proposed. To achieve minimum energy consumption, this paper proposes a technique to reduce channel resistance and remove diodes from the signal path. This design method can be implemented in both combination logic and sequential logic. The counter circuit and the 8-bit carry look-ahead (CLA) circuit, a more complex circuit, are selected to evaluate this proposed design. All simulations in this paper have been implemented by SPICE with the 0.8 μm MOSIS technology MOS transistor model under 2-volt (peak-peak) sinusoidal power-clock supply. The results show significantly improved performance of the 8-bit CLA circuit with 20–30 fJ and 70 fJ energy consumption at 10–100 MHz and 500 MHz operating frequency, respectively.     

A Novel Method for Power Analysis Based on Combinational Logic in Block Cipher Circuit

In this paper, we propose a method that builds power model template according to input transi- tions of combinatorial logic circuit. By computing its cor- relation with the overall power consumption of a crypto- graphic circuit, we are able to recover the secret key. Sev- eral simulation-based experiments have been conducted, which verifies the feasibility of our method and shows that the combinatorial logic is also faced with the problem of information leakage in power analysis cases. Compared with DPA （Differential power analysis） and CPA （Corre- lation power analysis）, our attack is fairly effective against the cryptographic circuits whose protection is only imple- mented on the register parts of the sequential circuit. In addition, a few topics for further research, as well as the ad- vices for more precise power model and countermeasures, are presented at the end of the paper.     

用可编程逻辑器件进行组合电路设计时的延时分析

随着高校EDA教学的不断深入,学生往往只注重设计工具、编程语言的熟练程度,而忽视了电路设计中的一些基本问题。本文详细分析了组合电路中延时错误产生的原因,并提出了三种解决方法。     

模拟电路的多频灵敏度故障诊断方法

文章在灵敏度故障诊断方法的基础上提出多频灵敏度参数识别故障诊断方法，并给出选择测试频率的一般原则。该方法能够适用于可及测试节点较少的电路。针对模拟电路中一般只存在部分元件故障的情况，进一步提出只识别部分故障元件参数的多频灵敏度故障诊断方法，使该方法能适用于更大规模的电路。电路仿真结果验证了所提方法的有效性。     

大规模集成电路可测性设计及其应用策略

随着集成电路的规模不断增大,集成电路的可测性设计正变得越来越重要.综述了可测性设计方案扫描通路法、内建自测试法和边界扫描法,并分析比较了这几种设计方案各自的特点及应用策略.     

Turbo译码器基于组合逻辑电路的低复杂度Log-MAP算法

自Turbo编码问世以来,为了实现较低复杂度和优良比特误码率(BER)性能的Turbo译码器,已经有多种简化的对数最大后验概率(Log-MAP)算法被提出。针对Log-MAP算法,提出了一种基于组合逻辑电路(CLC)的复杂度很低的硬件实现架构。该CLC架构可以应用于所有现有的简化Log-MAP算法,只需将其中用于计算fc的算术模块替换为逻辑电路。通过仿真及FPGA实现验证了在相同BER性能下,使用提出的架构可以节约多达30%的硬件资源。此外,该CLC架构无需关注fc是否能用一个简单的函数描述即可硬件实现Log-MAP算法。     

空间电子设备电路板可靠性可测试性设计检查

为了提高空间电子设备可靠性和可测试性设计的工作质量,采取在印制电路板生产前对其进行可靠性和可测试性设计检查的方法,可以提前在产品研发设计阶段发现可靠性和可测试性设计的不足,有针对性的加以改进,就能进一步提高产品质量与可靠性。列举了印制电路板可靠性可测试性设计检查要点,具有实际工程应用价值。     

虚拟项目教学法在组合逻辑电路教学中的应用

本文介绍虚拟项目教学法在组合逻辑电路教学中的应用。综合运用门电路、编码器、加法器、译码器等组合逻辑电路知识完成加法计算器的分析和设计。实践表明,借助Multisim12开展虚拟项目教学能够提高学生的自主学习能力和创新能力。     

基于MCU的可测性设计与实现

随着客户需求的复杂化及先进EDA工具的使用,MCU芯片向高复杂性、高集成度、高性能发展,电路规模越来越大,这使得MCU的可测性设计变得越来越困难。介绍了传统测试结构及其局限性,以及优化后的测试结构及其测试策略,实现了CKS32F0XX芯片的测试向量产生及整体测试。