量子元胞自动机全加器的性能分析与设计

作为一种新型的纳米器件,量子元胞自动机（Quantum-dot cellular automata,QCA）有望取代传统CMOS器件.本文总结了目前已提出的三种全加器（Full Adder,FA）架构,通过概率转移矩阵（Probabilistic Transfer Matrix,PTM）分析找出其中最稳定的架构,进一步地,利用这三种全加器分别构建串行加法器,并从复杂度、不可逆功耗、成本等方面进行比较,结果发现性能最优的全加器架构为MR Azghadi FA.随后,选择该架构提出了一种针对全加器的新型逻辑门和共面QCA全加器电路,并应用此全加器设计了多位串行加法器,经对比分析表明,本文所提出的全加器电路在面积、元胞数和功耗等方面均有较大改进,且具有很好的扩展性.     

量子全加器设计

量子全加器是量子计算机的基本单元,为了减少能耗,降低构造成本及物理实现难度,本文提出一种新型n位量子全加器,使用3n个CNOT（Controlled NOT）门和2n-1个Toffoli门实现n位量子加减法,采用超前进位方式,不含进位输入,通过最高溢出标志位判断加法的进位和减法的正负号,标志位不参与高低位计算,不增加电路延时,适合n位量子并行计算.随机生成4、8、16和32位数分别进行加减仿真操作,验证了全加器的正确性.该全加器量子代价较低,结构简单,有利于提高集成电路规模和集成度.     

一种自定时的前置进位加法器设计

从时序控制的角度出发,研究提高加法器性能的方法。在研究前置进位加法器的算法和结构后,又对多米诺电路的时钟控制技术进行深入分析。结合前置进位结构和自定时时钟控制．设计了一个32b多米诺加法器。该加法器能有效地提高时钟使用率。在TSMC0．18um工艺下,加法器的最大延时为970ps,约为相同工艺下13倍FO4的延时。     

Energy Efficiency Analysis of MISO-OFDM Communication Systems Considering Power and Capacity Constraints

In this paper, the energy efficiency of multi-input single-output and orthogonal frequency division multiplexing (MISO-OFDM) communication systems with power and capacity constraints is investigated. By formulating the power allocation problem of MISO-OFDM communication systems, the minimum subchannel transmission power is analyzed with power and capacity constraints. Simulation results indicate that there exists a specific minimum subchannel capacity threshold. Moreover, the energy efficiency of MISO-OFDM communication systems starts to increase only when the minimum subchannel capacity exceeds the specific threshold.     

64位整数加法器的设计与实现

为了提高算术逻辑部件的性能,采用多米诺逻辑和偏斜逻辑门的电路结构,结合并行前缀加法器的优点,设计实现了一款64位高性能整数加法器.根据需要,设计了一种符号扩展电路,使之能够处理带符号操作数的加减法,符号扩展结果可以进行溢出判断.模拟结果表明:在0.13μm CMOS的工艺条件下,关键路径的延时为630ps功耗为21.6 mW,达到了高速低功耗的设计目标.     

MCML结构高速低功耗加法器设计

通过分析MCML结构的设计方法，设计了高速低功耗四位并行加法器，采用TSMC 0．25 CMOS标准工艺完成设计。该电路工作频率达到1GHz，功耗为1．5mW，用于实现高速数字系统加法器单元。     

对数跳跃加法器的算法及结构设计

本文介绍一种新型加法器结构——对数跳跃加法器,该结构结合进位跳跃加法器和树形超前进位加法器算法,将跳跃进位分组内的进位链改成二叉树形超前进位结构,组内的路径延迟同操作数长度呈对数关系,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势.在结构设计中应用Ling's算法设计进位结合结构,在不增加关键路径延迟的前提下,将初始进位嵌入到进位链.32位对数跳跃加法器的最大扇出为5,关键路径为8级逻辑门延迟,结构规整,易于集成.spectre电路仿真结果表明,在0.25μmCMOS工艺下,32位加法器的关键路径延迟为760ps,100MHz工作频率下功耗为5.2mW.     

用于DDS系统相位累加器的加法器设计

直接数字频率合成器(DDS)具有频率转换时间短、分辨率高、输出相位连续等优点,是现代频率合成的重要技术之一。在分析了DDS基本原理的基础上,对DDS中的核心单元之一相位累加器进行了系统研究。分别利用镜像电路和超前进位全加器实现信号源累加器模块,进行模拟仿真并比较,结果表明镜像加法器在运算速度、版图布局上都优于超前进位加法器。     

浮点加法器的VHDL算法设计

以浮点加法器的算法设计和结构映射为例。讨论了如何进行布告同对象的ASIC系统的设计。并给出浮点加法器部分模块的VHDL描述。     

用VHDL设计快速BCD码加法器

介绍了一种多位BCD码快速加法器的设计方法,并给出了3位BCD码加法器的VHDL源程序和在Foundation Series3.1i环境中的模拟结果。     

快速浮点加法器的优化设计

运算器的浮点数能够提供较大的表示精度和较大的动态表示范围,浮点运算已成为现代计算程序中不可缺少的部分.浮点加法运算是浮点运算中使用频率最高的运算,因此,浮点加法器的性能影响着整个CPU的浮点处理能力.文中从分析浮点加减操作的基本算法入手,介绍了一种新的算法,即三数据通道浮点加法算法,并着重介绍了整数加法器和移位器的设计,对32位浮点加法器的设计进行了优化.     

基于DSP处理器的加法器的设计

从延迟、功耗、面积等方面对加法器的实现方式性能的比较，适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点，而采用超前进位加法器的两种设计方案，通过两种方案性能对比和结果分析，最终采用4位一组的分组结构．完成了DSP处理器的40位加法器的设计。     

面向低功耗的全加器优化设计

在对现有全加器电路研究分析的基础上，提出了基于传输管逻辑的低功耗全加器。电路采用对称结构，平衡了电路延迟，消除了毛刺，降低了功耗。经PSPICE在0．24μm工艺下模拟仿真，与已发表的全加器电路的性能进行比较。测试结果表明，改进的新全加器功耗可减小77．5％，同时能耗也是最低的。     

量子三值全加器设计

量子多值加法器是构建量子多值计算机的基本模块.通过认真分析三元域上加法的运算规则及带进位加法的真值表,通过设置扩展三值Toffoli门的控制条件有效实现一位加法在各种情况下的进位,利用三值Feynman门实现一位加法的求和运算,由此设计出一位量子三值全加器,再利用进位线将各位量子全加器连接起来构造出n位量子三值全加器.与同类电路相比,此量子全加器所使用的辅助线及量子代价都有所减少.     

一种快速浮点加法器的设计与优化方法

本文提出了一种快速单精度浮点加法器的设计方法，重点介绍了该浮点加法器所采用的各种优化技术，如双数据通道划分、3级流水线结构、PN编码、简化的四舍五入模式及并行前缀加法器等，使得该浮点加法器的频率能够达到300MHz，能在高性能浮点DSP中得到很好的应用。     

一种新型全加器结构的设计

全加器是算术运算的基本单元，设计结构简单的全加器有利于缩小数字自理芯片的面积。根据最新的ＸＯＲ门结构设计了一种新的全加器，这种结构的一位全加器只用２０只ＭＯＳ管，对这种新的全加器，用ＰＳＰＩＣＥ进行了晶体管级模拟。结果显示，这种新的全加器能正确完成加法器的逻辑功能。     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

Design and analysis of a high-performance CNFET-based Full Adder

This article presents a high-speed and high-performance Carbon Nanotube Field Effect Transistor (CNFET) based Full Adder cell for low-voltage applications. The proposed Full Adder cell is composed of two separate modules with identical hardware configurations which generate the Sum and C _out signals in a parallel manner. The great advantage of the proposed structure is its very short critical path which is composed of only two carbon nanotube pass-transistors. This design also takes advantage of the unique properties of metal oxide semiconductor field effect transistor-like CNFETs such as the feasibility of adjusting the threshold voltage of a CNFET by adjusting the diameter of its nanotubes to correct the voltage levels as well as to achieve a high performance. Comprehensive experiments are performed in various situations to evaluate the performance of the proposed design. Simulations are carried out using Synopsys HSPICE with 32-nm Complementary Metal Oxide Semiconductor (CMOS) and 32-nm CNFET technologies. The simulation results demonstrate the superiority of the proposed design in terms of speed, power consumption, power delay product, and less susceptibility to process variations, compared to other classical and modern CMOS and CNFET-based Full Adder cells.     

一种高速浮点加法器的设计实现

浮点加法器是协处理器的核心运算部件，是实现浮点指令各种运算的基础，其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法，并且提出动态与静态结合设计进位链的方案以及前导O预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗，提高了速度，改善了性能。目前已经嵌入协处理器的设计中，并且流片测试成功。     

一种稀疏树加法器及结构设计

提出了一种稀疏树加法器,该加法器基于并行前缀加法器,以预处理和后处理阶段的面积和延迟换取并行前缀进位阶段的面积和延迟,可针对大多数并行前缀加法器进行改进,在较长操作数相加时可节省面积同时减小关键路径延迟。以几种并行前缀加法器Sldarisky、Brent—Kung、Kogge—Stone和Han—Carlson为例,对他们的面积和延迟进行了理论分析。在本文的最后用硬件描述语言实现了Sklansky加法器。