σ-LFSR序列极小多项式性质研究

σ-线性反馈移位寄存器(σ-LFSR)是基于字设计的,在安全性和效率上达到较好折衷的一种反馈移位寄存器。σ-LFSR输出序列的特征多项式为有限域上的矩阵多项式。该文利用有限域上矩阵多项式环的代数结构,给出了σ-LFSR输出序列极小多项式唯一的充分必要条件。     

σ-LFSR序列极小多项式性质研究

σ-线性反馈移位寄存器(σ-LFSR)是基于字设计的,在安全性和效率上达到较好折衷的一种反馈移位寄存器.σ-LFSR输出序列的特征多项式为有限域上的矩阵多项式.该文利用有限域上矩阵多项式环的代数结构,给出了σ-LFSR输出序列极小多项式唯一的充分必要条件.     

基于移位寄存器的多进制扩频序列研究

从代数结构的基本概念出发,定义了多进制扩频序列的生成域、状态转移矩阵和生成多项式.提出了基于移位寄存器的多进制扩频序列的生成方法.研究了多进制扩频序列的长度、周期,分析了可用作地址码的数量.研究了多进制扩频序列自相关和互相关特性.在同样单频噪声干扰的条件下,对多进制扩频序列与二进制扩频序列抗噪声性能进行了对比.研究表明多进制扩频序列能够显著提高扩频通信系统的抗干扰能力,有更多的优越性.     

卷积码编码原理的解释

现有的信息论与编码教材在介绍卷积码编码时通常是直接给出码的生成多项式或编码器的移位寄存器实现,没有将编码原理和卷积相联系.本文从离散时间系统引出卷积码编码器的移位寄存器实现,深入浅出地阐明了码生成多项式矩阵的由来及其重要性,同时采用计算离散时间序列卷积的方法求解编码输出序列,从而对卷积码编码的原理以及卷积二字的含义给予了更精准的解释和验证.     

一种基于m-序列的逆矩阵置换生产方法

在序列密码中,输出序列的线性复杂度是一种非常重要的特征性质,因为已知的Berlekamp-massey算法对滚动密钥生成器是一种有效而且威胁极大的攻击手段,所以在设计滚动密钥序列生成器时必须能产生具有极大线性复杂度的密钥序列,虽然这只是个必要非充分的条件。利用m-序列的良好特性与代数上的逆矩阵理论提出了一种用本原多项式生成的线性反馈移位寄存器序列置换生成的具有良好性质的伪随机序列。新生成的二元序列不但保持了m-序列的良好特性,同时还极大提高了序列的线性复杂度,在一定范围内具有良好实用价值。     

一种变系数的m序列产生方法

介绍了对移位寄存器的每一位状态进行加权求和产生m序列的方法.该方法可以在移位寄存器初相不变的情况下仅改变加权系数就能得到不同初相的m序列.文中进一步证明了非零加权系数向量与n级移位寄存器产生的m序列初相具有一一对应关系.该方法简化了多路m序列的生成,实现非常简单,可用于改进扩频通信系统中伪码的捕获电路.     

平衡Gold序列求取方法的仿真研究

给出一种利用约束条件和特征相位求取平衡Gold序列的方法,能够获取一族Gold序列中的所有平衡序列。该方法由前后两部分组成,在前部分中,寄存器级数n为奇数时可获得族中的全部平衡序列;n为偶数时可获得族中约占50%的平衡序列。在后部分中,可获得n为偶数时族中剩余约占25%的平衡序列。该方法以MATLAB为仿真平台进行编程实现,结果表明所给出的方法及各相关结论的有效性和正确性。     

LFSR输出序列的特征向量表示法

利用对线性反馈移位寄存器的输出序列的矩阵表示,通过对系数矩阵的特征向量分析,给出了输出结果的明确表达式,其中系数完全依赖于初始值及其极小多项式的互反多项式的根。该结果比以前的表达式更明确。     

一类线性移位寄存器的改造方法

线性移位寄存器由于能产生可控的随机性好的长周期序列,一直受到密码界的关注,但是,主要是对本原不可约多项式进行了深入的研究,对非本原不可约多项式的应用研究较少。这里给出了一种将联接多项式为非本原不可约的线性反馈移位寄存器改造成级数不变,线性递推关系相同,而从一个初始状态可获得分属不同圈的多个输出序列的线性时序电路的方法。     

线性和非线性寄存器系统的并行化技术

并行化技术可降低电路工作速率、延时和功耗,广泛应用于通信处理中.对线性寄存器系统,通过对系统状态方程和输出方程的讨论提出一般性的(1,N)并行化方法,其对任意并行路数N均有统一计算方法;并对某些情况下的(M,N)并行提出一种新实现方法.对非线性寄存器系统,给出其定义,对其状态转移进行线性化,提出线性化矩阵法的并行方法;并对其特例——非线性移位寄存器的并行化提出推广延时因子法.     

一种高速数字上变频的优化设计与实现方法

软件定义无线电(SDR)要求数模转换器采样率越来越高、发射信号的带宽越来越宽,传统的数字上变频方法受限于现场可编程门阵列(FPGA)的时钟频率,无法满足应用需求。提出一种优化的高速数字上变频(DUC)设计方法,对插值滤波及数字频率合成进行改进。推导出高速数字上变频的数学模型,对传统数字上变频结构进行优化;设计高效灵活的内插滤波实现结构和数字频率的合成结构;分析给出内插滤波器多路滤波系数和多路并行数字频率合成的相位参数计算方法。硬件实现表明,该优化设计方法功能正确,便于工程应用,输出的数字中频信号数据率可达960 MS/s。该方法可实现不同倍数的内插,产生不同速率的高速本振信号,能够满足软件无线电中发射大带宽、高速率信号的数字上变频应用需求。     

哈特曼传感器仿真平台设计

为了实现波前处理机脱离以哈特曼传感器为核心的波前探测光学系统,独立地进行处理机算法的设计和验证,采用软、硬件结合的方式,设计了哈特曼传感器输出图像仿真平台。上位机仿真监控软件采用VC 和MATLAB 联合编程,根据哈特曼传感器工作原理和结构,仿真生成哈特曼图像,并完成与硬件电路交互命令和传输数据的功能。以FPGA 为核心的主控电路,完成发送响应信号、接收监控软件发送的读写指令、存储数据的功能,并根据实际CCD 时序实时输出标准Camera Link 接口格式的图像数据。经验证,软件仿真图像和实际输出相符;仿真平台输出表明硬件时序正确,满足设计速度要求。     

一种高性能数字下变频硬件计算结构

数字下变频是软件无线电的核心技术,随着通信技术的发展,如今对其处理速度要求越来越高。现提出了一种高性能的数字下变频硬件计算结构,使用CORDIC,流水线划分,重定时等技术来优化数字下变频各个模块的硬件结构。通过和传统设计方案的实验比较,证明了本方案能在将FPGA总体资源使用等效门数减少29．54％的情况下,将最高数据吞吐率提升6．74倍。     

基于GPGPU的JPEG2000图像压缩方法

为了进一步加快JPEG2000的压缩速度,对JPEG2000压缩标准进行研究,分析得出JPEG2000核心算法离散小波变换（DWT）部分数据之间的独立性适合并行化处理。NVIDIA最新推出的CUDA（计算统一设备架构）是非常适合大规模数据并行计算的软硬件开发平台。在通用计算图形处理器（general purpose graphic process unit, GPGPU）上使用CUDA技术实现DWT并行化加速,并针对GPGPU存储空间的特点进行优化。得出的实验结果表明,经过CUDA并行优化的方法能够有效地提高DWT的计算速度。     

JPEG2000算术编码器的算法优化和VLSI设计

研究了JPEG2000算术编码器的算法和电路实现.提出了重归一化规程的一种新的顺序结构,通过添加独立的总移位次数预测规程,使得编码算法可以一次性顺序完成当前上下文的处理.据此设计了具有从流水线的三级流水线电路结构,流水线用于处理无编码字节输出的常规情况,从流水线单独处理编码字节的输出,从而有效缩短了各级电路的关键路径延...     

DDS合成信号的频谱杂散性分析

直接数字式频率合成技术作为一种全数字系统,在硬件方面具有许多优点。但是受奈奎斯特定理、自身的结构缺陷以及目前数字器件工作速度的限制,DDS输出频率较低、杂散性能不够理想,在应用上受到了一定程度的限制。对DDS进行误差分析对于提高系统性能具有重要意义。介绍直接数字频率合成技术的原理,针对相位截断误差,对DDS合成信号的频谱杂散性进行了详细的理论分析,得到采样点数N与截断部分分母M与信噪比的关系曲线,给出了定量分析结果。并结合应用实践,讨论了不同因素对信噪比的影响,提出提高信噪比的方法和思路。     

基于HEVC的CABAC二进制算术编码器的FPGA实现

本文基于H.265/HEVC视频编码标准,实现了CABAC编码中二进制算术编码器常规编码模式下的一种硬件流水线结构,根据算法特性设计并优化了编码器的硬件架构,将概率状态数据储存在SRAM中,并使用查找表优化概率估计更新运算;对编码数据进行打包处理,简化概率估计更新带来的计算,以优化视频数据流编码速度;二进制算术编码采用多级流水线结构,支持四路并行编码.仿真结果表明,本文的硬件CABAC二进制算术编码器平均每时钟周期可以完成4个bin的编码,符合较高帧率的1080p视频实时编码要求.     

基于卡方检验的随机数在线检测方法的实现

随着信息安全与通信技术的发展,随机数在安全芯片、保密通信等领域得到了广泛应用。为提高随机数在线检测速度,针对128 bit、256 bit和512 bit中每种随机数检测长度,通过推导去除卡方检验公式中计算复杂的部分,得到易于硬件实现的公式,并对公式进行硬件优化与实现。通过VCS和Verdi仿真,验证了设计的正确性。采用Design Compiler工具,基于UMC55工艺库,将设计综合,得到了面积为1 411 GE(等效与非门数)的128 bit卡方模块。在实现较小面积的同时,达到了较为显著的优化效果。512 bit卡方模块与软件实现对比,速度提升50.08%,达到较高的随机数在线检测速度。该模块适用于需求较小面积和较高速率的硬件实现场景。     

基于千兆以太网的高速图像数据传输系统实现

针对高速图像数据传输的实际需求设计了一种基于千兆以太网的大容量数据高速传输设计方案。该方案根据实际需求充分利用FPGA可重构性的优势,实现了以UDP协议为基础的自定义全双工MAC核,其优化的命令接收模式在接收端绕过了TCP/IP协议降低了FPGA端协议解析的复杂度与硬件开销;其流量可控并带有重传机制的数据上传模式可以与不同配置、不同工况的上位机稳定可靠高效率传输。实际最高传输速率达到稳定的49MB/s,性能优越。     

FPGA architecture of the LDPS Motion Estimation for H.264/AVC Video Coding

Motion estimation is a highly computational demanding operation during video compression process and significantly affects the output quality of an encoded sequence. Special hardware architectures are required to achieve real-time compression performance. Many fast search block matching motion estimation (BMME) algorithms have been developed in order to minimize search positions and speed up computation but they do not take into account how they can be effectively implemented by hardware. In this paper, we propose three new hardware architectures of fast search block matching motion estimation algorithm using Line Diamond Parallel Search (LDPS) for H.264/AVC video coding system. These architectures use pipeline and parallel processing techniques and present minimum latency, maximum throughput and full utilization of hardware resources. The VHDL code has been tested and can work at high frequency in a Xilinx Virtex-5 FPGA circuit for the three proposed architectures.