基于混合架构的H.264/AVC视频编码器设计

提出了基于DSP FPGA混合平台的H.264/AVC编码器设计思路与实现方法.以DSP为主处理器,FPGA为协处理器实现算法的硬件加速,针对编码器中最复杂耗时的模块,设计相应的硬件加速引擎.并针对硬件加速引擎制定出便于控制和数据传输的软/硬件通信协议,实现了H.264/AVC D1编码器所需的实时性能.     

H.264/AVC率失真优化技术综述

基于视频标准H.264/AVC,对率失真优化技术进行了较为详细的介绍,分析了其运动估计和宏块编码模式的率失真优化,并对当前的率失真优化算法进行了总结,给出了测试模型JM7.6的率失真优化算法及改进算法.     

H.264/AVC编码器在TMS320DM6437上的EDMA优化

分析了基于TMS320DM6437平台的H.264/AVC编码器,对H.264/AVC编码器结构进行了适当的调整,对代码中大数据量搬移部分进行EDMA优化.使编码器的高速缓冲存储器(cache)命中率提高了20%～30%,编码速率提高了3～4 f/s(帧/秒).     

H.264/AVC视频编码器在DM642平台上的实现与优化

文章介绍了H．264视频压缩标准的原理和DM642数字信号处理器的结构，并在该平台上实现了H．264视频编码器。对H．264标准中的几个主要模块进行了理论分析，并结合该数字信号处理器的特点对程序进行了优化．有效降低了整个编码器的运行时间。实验结果表明文章实现的视频编码器在性能和效率方面都达到了良好的效果。     

一种基于H.264/AVC的高效块匹配搜索算法

本文针对H.264/AVC的编码特点,提出了一种利用时空域运动相关性的快速块匹配搜索算法.该算法充分利用了视频序列的运动程度与宏块编码模式间的关联特性以及运动矢量的统计特征,明显减少了运动估计的搜索复杂度.实验表明,本文方法的搜索速度分别比FS和DS算法平均提高了77.96%和32.19%;重建图像的PSNR比DS算法平均提高了0.06dB,更接近FS算法的编码质量.     

基于DM642的H.264视频压缩系统设计与优化

给出一种基于TMS320DM642的视频压缩系统设计方案,然后从系统结构、硬件设计和软件设计优化3个方面介绍DM642在开发该视频压缩系统中的具体应用,最后给出了试验结果.     

H.264/AVC中Exp-Golomb编码器的实现

设计了一种适用于H.264/AVC标准的Exp_Golomb硬件编码器,在电路中提出了首1过滤器、首1检测器复用的电路结构,并采用了改进型并串转换器等关键单元,实现了码长及码字后缀信患值的快速生成,同时该编码器可以以串行方式连续输出二进制码流.仿真结果表明,平均编码一个句法元素需要13个时钟周期,在SMIC 0.18 μm工艺下综合结果显示,最大频率为238 MHz时,电路规模为1858门.本设计可满足实时编码H.264高清视频的要求.     

H．264／AVC编码器中分数像素的插值算法优化

文中基于H．264/AVC视频编码器的系统芯片设计,对分数像素运动估计(FME)的亮度像素插值算法进行了简化调整;使用JM7．3参考代码模拟了不同分数像素插值算法对编码器性能的影响,通过分析这些插值算法的编码效率和芯片上的实现代价,提出了可以有效节约硬件实现代价的分数像素插值算法。试验结果表明优化后的插值算法可以使分数像素插值结构的硬件实现代价降低30%以上,而平均编码峰值信噪比(PSNR)和压缩率只有很小的损失。     

基于DM642的T264视频编码器优化

H．264／AVC是最新一代视频编解码标准,具有优异的压缩性能和很高的复杂度。DM642是一款用于高效视频图像处理的芯片。为了降低编码器的复杂度和满足项目实时性需求,文中首先将T264源代码移植到DM642平台上,并根据项目需要对算法进行裁剪,然后对编码器实施存储器优化、CCS编译优化参数配置、C代码改写、写线性汇编．从而实现了T264编码器向DM642平台的深度移植。其结果是压缩QCIF格式的视频序列速度随图像复杂度的不同达到了30～45帧／ff秒的实时压缩编码。     

H.264/AVC中CAVLC编码器的硬件实现

设计了一种适用于H.264/AVC标准的CAVLC硬件编码器,在电路实现中将编码流程并行处理,安排了紧凑的控制时序,同时针对算法原理设计了提取数据特征的专用电路单元,减少了后续模块运算的复杂性,从而完成了数据的高效编码。仿真结果表明,在工作频率181 MHz的情况下,设计的数据吞吐率为41.97 Msample/s。在SMIC 0.18μm工艺下综合结果显示,最大频率为181 MHz时,电路规模为2 660门。     

基于DM642的H.264视频编解码器的实现

简要介绍了TI的定点多媒体处理芯片TMS320DM642的特点及H.264编解码器实现的硬件系统结构。说明了系统软件任务流程和工作原理,并重点阐述了在基于DM642平台上的H.264视频编解码器的实现和优化。实验结果表明,优化后可以实现CIF格式图像的实时处理,并能保持较高的图像质量和压缩效率。     

基于TMS320DM642的H.264编码器的程序优化

为了实现H.264编码器的实时压缩编码,本文结合TMS320DM642 DSP特点,利用内联函数、数据打包、线性汇编等方法对影响H.264编码效率的多个模块进行了程序优化.实验结果表明,本文所提出的优化方法明显提高了编码器的处理速度,对嵌入式实时编码器的开发具有重要的应用价值.     

基于TMS320C64X平台的H.264/AVC编码器优化实现

针对TMS320C64X系列芯片特点,结合H.264/AVC编码器算法结构,给出了具体的优化实现方案,包括编译器优化、Cache优化、DMA优化及关键代码线性汇编优化.结合实例详细介绍了高效率线性汇编代码的编写方法,本方法能在提高数据吞吐量的同时提高程序并行度.     

基于DM642的X．264编码器优化

X．264编码器注重实效性,在不明显降低编码性能的前提下,降低编码的计算复杂度,摒弃了JM中一些耗时相对较大但对性能的提升影响很小的模块,因此嵌入式系统中常选用X．264编码器。移植到DSP平台的X．264编码器,编码效率不佳,平均只有0．7f／s。为了能够在DSP平台上进行高效率的编码,采用了代码优化以及DM642优化2种优化方式来优化移植到DM642平台的X．264编码器。对优化过后的X．264编码器在DM642平台上进行了实验。实验结果表明,优化过后的X．264编码器对CIF格式视频序列的编码时间大幅度的降低。     

基于H.264/AVC的音视频同步压缩方法

利用H.264/AVC标准中DCT系数的奇偶特性.在编码端将音频比特流嵌入到视频DCT系数中一起压缩传输,在解码端解出视频同时根据相应算法提取出音频信息,从而实现音视频的同步压缩.实验表明该方法在不增加数据量的前提下,可以无失真地还原出音频信号,对视频质量影响很小.     

基于SoC平台设计的H.264/AVC CAVLC解码器

提出了一种基于SoC平台的CAVLC解码器.在尽量减少时钟消耗的前提下,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.通过在XILJNX的ISE6.0 FPGA开发软件下仿真及分析表明,在120MHz时钟时可以满足10 Mb/s码率下H.264标准中Level3.0的性能要求.     

一种基于H.264/AVC的空域分级编码方案

提出了一种基于H.264/AVC的空域分级视频编码器方案,给出的实验结果表明,和不采用分级编码的H.264/AVC编码器相比,该方案的增强层编码器可以降低视频传输所需带宽约20%～30%,计及传输基本层后,总比特率也仅比不分级的比特率约增加不到10%.     

TMS320DM642上H.264视频编码手工汇编优化方法

为了满足应用需求,充分发挥DSP强大的运算能力,需要对H.264的核心算法进行手工汇编优化.文中基于TMS320DM642平台,结合H.264的块变换优化实例,详细分析了手工汇编优化的优点与难点,并总结出一些优化技巧与方法.     

基于Intel指令集的H.264编码器优化

首先简要介绍Intel指令集的主要特点,接着重点阐述利用Intel指令集对自行设计开发的H.264编码器进行优化的方法,主要优化模块包括SAD(Sum of Absolute Difference)、整数变换及反变换、SATD(Sum of Absolute Transformed Difference)、亚像素内插等,实验表明,该方法可以较大程度提高编码器编码速度,当QP=24时,对3种不同类型CIF序列的编码帧率平均提高46.67%.