深亚微米ESD保护器件GGNMOS性能分析与设计

本文采用MEDICI作为集成电路ESD保护常用器件—栅极接地NMOS管(GGNMOS)ESD性能分析的仿真工具,综合分析了各种对GGNMOS的ESD性能有影响的因素,如衬底掺杂、栅长、接触孔距离等,为深亚微米下ESD保护器件GGNMOS的设计提供了依据。通过分析发现衬底接触孔到栅极距离对GGNMOS器件ESD性能也有一定影响,此前,对这一因素的讨论较少。最后,根据分析结果,给出了一个符合ESD性能要求的器件设计。     

GGNMOS叉指宽度与金属布线对ESD防护性能的影响

栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。     

0．13μm GGNMOS管的ESD特性研究

当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0．13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了。分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。     

片上多通道低电容系统级静电防护电路设计

为提高Type-C接口的静电防护性能,提出了基于导流二极管与栅极耦合结构的静电防护架构,用于接口的低压、高压端口.采用齐纳二极管辅助触发的栅极耦合结构(ZCNMOS)泄放静电放电(ESD)大电流,降低触发电压,消除栅接地的NMOS(GGNMOS)中叉指器件不均匀导通的现象;通过大角度离子注入技术,提高器件的ESD防护能...     

栅长L对GGNMOS抗静电能力的影响

本文讨论了ESD保护器件GGNMOS(Gate Grounded NMOS)的栅长对其抗静电能力的影响,并用MEDICI进行仿真验证.基于仿真结果首次讨论了GGNMOS的栅长对其一次击穿电压、二次击穿电压和电流、导通电阻、耗散功率等的作用.     

0.6μm SOI NMOS器件ESD性能分析及应用

ESD设计是SOI电路设计技术的主要挑战之一,文章介绍了基于部分耗尽0.6μm SOI工艺所制备的常规SOI NMOS器件的ESD性能,以及采用改进方法后的SOI NMOS器件的优良ESD性能。通过采用100ns脉冲宽度的TLP设备对所设计的SOI NMOS器件的ESD性能进行分析,结果表明：SOI NMOS器件不适合...     

静电注入对55 nm MV/HV GGNMOS ESD性能的影响

静电防护问题是提升集成电路可靠性面临的主要挑战之一.基于55 nm HV CMOS工艺,研究了静电注入对中压(MV)和高压(HV) GGNMOS(Gate-Grounded NMOS)器件静电防护性能的影响.研究结果表明,对MV GGNMOS器件来说,静电注入能够在有效降低开启电压(Vt)、保持电压(Vh)的同时,减小...     

深亚微米GGNMOS器件ESD鲁棒性的优化与模拟

基于单指条栅接地N型场效应晶体管(GGNMOS)在静电放电(ESD)时的物理级建模方法,仿真分析了版图参数和工艺参数对器件ESD鲁棒性的影响。提出了一种可提高器件ESD保护性能的优化设计,即硅化扩散工艺下带有N阱的多指条GGNMOS结构。对单指条器件模型进行修正,得到的多指条模型能预估不同工艺条件下所需的N阱长度,以满足开启电压V_t1小于热击穿电压V_t2的设计规则。由仿真结果可知,对于一个0.35 μm工艺下的10指条GGNMOS,通过减小栅极长度(L)、提高衬底掺杂浓度(NBC)和漏极掺杂浓度(NE),以及从修正模型中得到合适的N阱长度,均可以增强器件的ESD鲁棒性。     

基于GGNMOS的ESD建模与仿真技术研究

随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,建立器件模型,根据ESD防护能力的需求,计算出GGNMOS的设计参数,设计出防护指标达到人体模型(HBM)4.5kV的管子。结果表明,该方法简单有效,能缩短设计周期,是防护器件设计的一种优秀方法。     

ESD保护器件GGNMOS二次击穿前的建模

基于ESD应力下GGNMOS的工作特性,从GGNMOS的内部物理过程,推导建立了二次击穿前GGNMOS的器件级模型,并给出了相应的参数提取方法;实现了输入工艺参数等到模型中,即可仿真GGNMOS二次击穿前的I-V特性.通过与TLP实际测试结果的比较,证实了所推导模型的可行性.     

静电放电人体模型测试标准EIA/JEDEC中的问题研究

通过具体的实例说明目前的静电放电（Electrostatic Discharge,ESD）人体模型测试标准EIA／JEDEC尚存在一些需要完善的问题。目前的标准EIA／JEDEC中缺少对起始测试电压的规定,导致有些测试直接从千伏（kV）量级的高压开始进行,造成一些设计不良的ESD防护器件在低压发生失效的状况可能被漏检的后果。本文研究对象为一个漏端带N阱镇流电阻（Nwell-ballast）的GGNMOS（Gate-Grounded NMOS）型ESD防护结构。用Zapmaster对它做人体模型（Human Body Model,HBM）测试,发现从1Kv起测时,能够通过8Kv的高压测试;而从50V起测时,却无法通过350V。TLP测试分析的结果显示此现象确实存在。本文详细剖析了该现象产生的机理,并采用OBIRCH失效分析技术对其进行了佐证。因该问题具有潜在的普遍性,因此提出了对目前业界广泛采用的EIA／JEDEC测试标准进行补充完善的建议。     

Analysis of 65 nm technology grounded-gate NMOS for on-chip ESD protection applications

Because of its simple structure and snapback characteristics, the grounded-gate NMOS (GGNMOS) has been widely used as an electrostatic discharge (ESD) protection device. ESD performance of GGNMOS fabricated in the 65 nm CMOS process is investigated, and measurement results for the snapback behaviour, failure current It2, holding voltage, and trigger voltage of such advanced MOS devices are illustrated. The effects of four key GGNMOS parameters, channel length, finger number, drain-to-gate spacing and source-togate spacing on the ESD performance, are considered, and optimal MOS structures for robust ESD protection applications are suggested.     

Design of Gate‐Ground‐NMOS‐Based ESD Protection Circuits with Low Trigger Voltage,Low Leakage Current,and Fast Turn‐On

In this paper, electrostatic discharge (ESD) protection circuits with an advanced substrate‐triggered NMOS and a gate‐substrate‐triggered NMOS are proposed to provide low trigger voltage, low leakage current, and fast turn‐on speed. The proposed ESD protection devices are designed using 0.13 μm CMOS technology. The experimental results show that the proposed substrate‐triggered NMOS using a bipolar transistor has a low trigger voltage of 5.98 V and a fast turn‐on time of 37 ns. The proposed gate‐substrate‐triggered NMOS has a lower trigger voltage of 5.35 V and low leakage current of 80 pA.     

Investigation of ESD protection strategy in high voltage Bipolar–CMOS–DMOS process

This paper presents device optimization and physical analysis based on gate-grounded NMOS (GGNMOS) and n-channel lateral DMOS (nLDMOS) devices manufactured in a 0.35 μm 5 V/30 V high-voltage BCD process. The multiple body pick-up technique has been investigated in detail for the GGNMOS, and the robustness and effectiveness of the LDMOS device is optimized by tuning the drain contact to gate space (DCGS) and increasing the body resistance. Finally, the trigger voltage walk-in effect is observed for the nLDMOS device and is studied by comprehensive simulation and TLP tests.     

Substrate-engineered GGNMOS for low trigger voltage ESD in 65 nm CMOS process

A novel Substrate-Engineered Gate-Grounded NMOS (GGNMOS) structure with very low trigger voltage is proposed to protect the ultra-thin gate oxide effectively in nanoscaled integrated circuits. This device is designed and verified in a 65 nm CMOS process. With increased substrate resistance and pumped triggering current provided by power bus controlled PMOS, this structure features a significantly reduced trigger voltage of 2.8 V and an enhanced uniform conduction of multi-fingers. The failure current can be improved by 23.5% compared with traditional GGNMOS.     

TLP应力下深亚微米GGNMOSFET特性的仿真

对TLP(传输线脉冲)应力下深亚微米GGNMOS器件的特性和失效机理进行了仿真研究. 分析表明，在TLP应力下，栅串接电阻减小了保护结构漏端的峰值电压；栅漏交迭区电容的存在使得脉冲上升沿加强了栅漏交叠区的电场，栅氧化层电场随着TLP应力的上升沿减小而不断增大，这会导致栅氧化层的提前击穿. 仿真显示，栅漏交迭区的电容和栅串接电阻对GGNMOS保护器件的开启特性和ESD耐压的影响是巨大的. 该工作为以后的TLP测试和标准化提供了依据和参考.