嵌入式系统中ROM的设计

文章分析讨论了ROM的工作原理和结构，并结合实际工作，详细论述了一个用于嵌入式系统的128K位ROM的设计和实现，针对慢的问题，从选择合适的译码方案和减少字线上的RC负载两个方面，提高字线的响应速度，从而使ROM的读取时间有较大的提高，同时设计中在VLSI可实现性的前提下，兼顾面积，功耗，测试表明，ROM的设计符合嵌入式系统的要求。     

一种面向存算的高速字线驱动电路

在非易失性存算芯片(CIM)中,大规模阵列的栅极等效电容以及远距离传输导线的等效电容严重限制了字线驱动电路(WLDC)的切换速度.非易失性存算器件工作所需的多电压域的压差已远超字线驱动电路中单管耐压范围.文章提出了一种面向存算的高速字线驱动电路,结合阵列的工作原理,采取多级预处理电压控制方法,将多电压域多种高压进行可选...     

静态MOS存储器中门控管导通条件的分析

目前流行的一些教科书、科技书(见参考资料[1]～[7]),在论述半导体存储器工作原理时,对静态MOS存储器中门控管导通条件的分析只注意了管子栅极的电位.因此提出只要在存储单元的字线上加入脉冲,门控管将被导通.有的书(见参考资料[4])还明确提出:“在字线上加入脉冲同时将门控管T_5,T_6打开”.有的外文科技书也有类似的说法(见参考资料[8]).     

钟控传输门绝热逻辑电路和SRAM的设计

本文利用NMOS管的自举效应设计了一种新的采用二相无交叠功率时钟的绝热逻辑电路——钟控传输门绝热逻辑电路,实现对输出负载全绝热方式充放电.依此进一步设计了一种新型绝热SRAM,从而可以以全绝热方式有效恢复在字线、写位线、敏感放大线及地址译码器上的大开关电容的电荷.最后,在采用TSMC 0.25 μ m CMOS工艺器件参数情况下,对所设计的绝热SRAM进行HSPCIE模拟,结果表明,此SRAM逻辑功能正确,低功耗特性明显.     

256KbCMOS模拟SRAM

日本东芝公司最近研制成功存取时间为25ns的256Kb模拟SRAM.这种型号为TC51832P-85的产品系列包括由一个晶体管和一个电容器组成的存储单元(与DRAM相同)和CMOS结构的外部电路(32K×8位).字线采用聚硅和聚铝的双层结构.字线的     

带负载匹配耦合谐振电路的能量与数据传输

为了提高耦合谐振电路中负载端的工作距离,使其达到30 cm 以上,并且能从负载端传输数据回发射端,基于频率分裂原理,设计了带负载匹配的能量与数据传输电路.对串联电路研究可知,满足一定传输功率的最大传输距离和负载阻值相关.而带负载匹配的串并混联电路在小幅降低传输功率的情况下可以通过调整等效负载电阻大小来增加传输距离.基于反向散射原理和混联电路的负载特性,可以在均衡传输效率和传输距离的情况下,选取合理的负载调制电路,实现数据从负载端到发射端的传输.matlab 仿真验证了以上结论,而系统实测表明,相比于串联电路,串并混联在保证数据正确传输的前提下,极限工作距离达到38 cm,提升20%以上.     

一种减小存储单元间串扰的新型阵列布局结构

针对SRAM阵列中的串扰,给出了一种新型布局结构,即字线的"错序译码"组织结构和位线的"间隔译码"组织结构."错序译码"组织结构是根据程序"顺序局部性"的特点提出的,"间隔译码"组织结构是根据"串扰局部性"的特点提出的.在存储器单元比值一定的条件下,采用这种结构可以显著减小由寄生RC所带来的单元间的串扰,提高存储器读写的速度和工作可靠性.仿真结果进一步证实了这种结论.     

一种快速响应低压差线性稳压器的设计

介绍了一种应用于DRAM芯片内部供电的新型低压差线性稳压器(LDO)。在传统LDO电路PMOS输出驱动管的栅端增加了一个开关电容电路,根据负载电流使能信号控制耦合电容的接入,使驱动管的栅端耦合到一个正向或者负向的电压脉冲,在负载电流急剧变化时能快速调整过驱动电压,以适应负载电流的变化。仿真结果显示,该电路有利于输出电压的快速稳定,恢复时间缩短了38%以上。采用45 nm DRAM 掩埋字线工艺进行流片。实测结果显示,该LDO输出电压恢复时间在10 ns以内。在DDR3-1600的数据传输速度下,DRAM芯片的数据输出眼图为280 ps,符合JEDEC标准。     

TFT-LCD驱动芯片内置SRAM的低功耗设计

内置SRAM是单片集成TFT-LCD驱动控制芯片中的图像数据存储模块.针对内置SRAM的低功耗设计要求,采用HWD结构和动态逻辑的字线译码电路,实现了1.8Mb SRAM的低功耗设计.电路采用0.18μm CMOS工艺实现,Hspice和Ultrasim仿真结果表明,与静态字线译码电路相比,功耗减小了20%;与DWL结构相比,功耗减小了16%;当访存时钟频率为31MHz时,SRAM存储单元的读写时间小于8ns,电源峰值功耗小于123mW,静态功耗为0.81mW.     

微波炉功率,均匀性及安全性的测定

本文用国际电工委员会(IEC)建议的方法对市场上几种常见类型家用微波炉的输出功率、均匀性及安全性进行了更仔细的测定.由我们的工作得出结论:测量微波炉功率时,用2000g水作为负载较为合适,且负载面积应占腔体底面积的16%以上,此时测出的功率更准确和接近标称功率,而测定微波炉漏能时则应使用较小负载.转盘转动时负载的受热均匀性较转盘静止时提高约1倍.     

数字有线电视机顶盒中信道解码部分的设计

介绍了数字有线电视机顶盒中QAM解调的原理,以及STV0297在数字有线电视机顶盒中的应用.此系统以STi5518为核心,输入36 MHz的中频信号,输出模拟视音频信号,可以完成信号的信道解码和信源解码.重点介绍了数字有线电视机顶盒的信道解码部分的设计.     

一种高速HUFFMAN解码电路

研究了HUFFMAN解码器在集成电路上的实现问题，以MPEG-2AAC(先进音频编码)HUFFMA为研究对象．在研究解码码表的特点以及简化解码算法的基础上设计出高速HUFFMAN解码电路。此解码电路已经在ALTERA的FPGA上通过测试。系统能稳定运行在100MHz，输出数据平均达到约1．0Gbits／sec的带宽。     

基于JPEG图像解码的高速Huffman解码电路

研究JPEG图像的Huffman解码器在集成电路上的实现问题,以范式Huffman编码为研究对象,在研究范式Huffman编码特点及快速算法的基础上设计出高速Huffman解码电路。此解码电路已经在Altera的FPGA上通过测试,系统能稳定运行在140 MHz,输出数据平均达到约1.2 Gb/s的带宽。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法,在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合,发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Furbo译码单元等集成在单片FPGA,形成单片信道译码单元。     

Power-Efficient VLSI Realization of a Complex FSM for H.264/AVC Bitstream Parsing

This paper presents a systematic, power-efficient design methodology for the complex finite state machine (FSM) implementation of H.264/AVC decoding. The proposed FSM orchestrates the decoding steps and predicts the type of incoming codeword based on current FSM states and input symbols. The VLSI realization shows a gate count reduction of 14% and an average power reduction of 37.6% in real-time video decoding. The FSM has been implemented with UMC 130 nm 1P6M CMOS technology, and it consumes 38.3 muW at 1.08 V when running at 20 MHz.     

基于FPGA的TPC编译码器设计与实现

介绍了Turbo乘积码(TPC)的编译码原理,并对TPC码字结构进行了分析。在高斯信道下给出了子码为扩展汉明码(64,57,4)的TPC码的误码率性能,并对编译码器的模块设计进行说明,同时采用Altera公司的EP2S180芯片完成了方案验证。结果表明,在系统时钟为100 MHz的情况下,译码时延约为44 μs,可较好地满足实时性需求。     

Reconfigurable Parallel Turbo Decoder Design for Multiple High-Mobility 4G Systems

For high-mobility 4G applications of LTE-A and WiMAX-2 systems, this paper presents a dual-standard turbo decoder design with the following three techniques. 1) Circular parallel decoding reduces decoding latency and improves throughput rate. 2) Collision-free vectorizable dual-standard parallel interleaver enhances hardware utilization of the interleaving address generator. 3) One-bank extrinsic buffer design with bit-level extrinsic information exchange reduces size of the extrinsic buffer compared with the two-bank extrinsic buffer design. Furthermore, a multi-standard turbo decoder chip is fabricated in a core area of 3.38 mm² by 90 nm CMOS process. This chip is maximally measured at 152 MHz with 186.1 Mbps for LTE-A standard and 179.3 Mbps for WiMAX-2 standard.     

光存储RS译码器设计与译码速度分析

比较了reed-solomon（RS）译码的Berlekamp-Massey（BM）算法和Euclidean算法的运行速度,并选择BM算法设计了满足36Mbps数据传输率（D豫）的RS译码器。针对现有几种光盘的DTR,进一步分析了光存储中RS译码速度的要求,并对译码中的有限域乘法器做了仿真。该乘法器在工作频率为50MHz的FPGA芯片中工作正常,可以满足光盘的DTR要求。     

An 8.29 mm2 52 mW Multi-Mode LDPC Decoder Design for Mobile WiMAX System in 0.13 μm CMOS Process

This paper presents a multi-mode decoder design for Quasi-Cyclic LDPC codes for Mobile WiMAX system. This chip can be operated in 19 kinds of modes specified in Mobile WiMAX system, including block sizes of 576,..., 2304. There are four proposed design techniques: reordering of the base matrix, overlapped operations of main computational units, early termination strategy and multi-mode design strategy. Based on overlapped decoding mechanism, the decoding latency can be reduced to 68.75% of non-overlapped method, and the hardware utilization ratio can be enhanced from 50% to 75%. Besides, the proposed early termination strategy can dynamically adjust the number of iterations when dealing with communication channels of different SNR values. The proposed multi-mode LDPC decoder design is implemented and fabricated in TSMC 0.13 mum 1.2 V 1P8M CMOS technology. The maximum operating frequency is measured 83.3 MHz and the corresponding power dissipation is 52 mW. The core size is 4.45 mm² and the die area only occupies 8.29 mm².     

AVS游程解码、反扫描、反量化和反变换优化设计

提出了一种适用于AVS的游程解码、反扫描、反量化和反变换硬件结构优化设计方案。根据AVS整数变换和量化的特性，设计了可工作在不同模式的存储器阵列，既可用来进行反变换器所需的转置操作，又可用来存储中间结果，将游程解码、反扫描和反量化合并为一个流水线单元并行处理。该设计省去了存储中间结果所需的大量存储器，加快了处理速度，满足高清视频的处理要求。该设计通过了FPGA验证，综合结果表明，其逻辑门数仅为9076，最高工作频率大于200MHz。