嵌入式存储器MBIST设计中内建自诊断功能研究

针对大规模嵌入式存储器可测性设计技术——存储器内建自测试（MBIST）中的故障诊断问题,介绍了MBIST设计的扩展功能——存储器内建自诊断（MBISD）。在引入存储器内建自测试的基础上,详细分析了存储器内建自诊断模块根据输出故障信息自动分析器件失效原因、并对失效单元进行故障定位和识别的基本原理及其中的关键算法,并用一块SRAM的MBIST设计（采用Mentor公司的MBISTArchitect完成）中的MBISD具体实例进行了仿真验证。存储器内建自诊断的应用,大大提高了存储器的成品率。     

SOC设计方法学和可测试性设计研究进展

随着微电子工艺技术和设计方法的发展，系统级芯片(SOC)设计成为解决日益增长的设计复杂度的主要方法。文章概述了SOC设计方法学和SOC可测试性设计的发展现状，阐述了目前SOC测试存在的和需要解决的问题，描述了目前开发的各种SOC测试结构和测试策略。最后，提出了今后进一步研究的方向。     

基于JTAG的MBIST设计实现

边界扫描（BSD,有时也称为JTAG）和存储器内建自测试（MBIST）是两种常用的集成电路可测试设计技术,然而如何有效处理MBIST产生的众多管脚是DFT工程师必须考虑的问题。本文介绍JTAG和MBIST基本原理和设计方法,在此基础上提出了用JTAG控制MBIST的实现方法,解决了由MBIST引起的管脚复用问题。     

SOC混合信号测试难题的解决策略

缺乏可控制性和可观察性是SOC嵌入式内核测试电路最难解决的问题.本文提出在SOC嵌入式内核测试电路中引入DFT和BIST方法.介绍了IEEE1149.4混合信号测试总线及其应用特点,讨论运用重配置的DFT方法和测试点插入的DFT方法来增强混合信号系统的可控制性和可观察性.阐述ADC/DAC与PLL两种电路的BIST技术在SOC嵌入式内核测试的应用.为解决SOC混合信号测试难题提供一种有效的方法.     

SOC设计中的关键技术

随着ＶＬＳＩ（超大规模集成电路）工艺技术的发展,器件特征尺寸越来越小,芯片规模越来越大,数百万门级的电路可以集成在一个芯片上。多种兼容工艺技术的开发,可以将差别很大的不同种器件在同一个芯片上集成,这就是所谓的ＳＯＣ（ＳＹＳＴＥＭ ＯＮ ＡＣＨＩＰ）。即把功能复杂的若干个数字逻辑电路放在同一个芯片上,做成一个完整的单片数字系统。 由于单片系统级芯片设计在速度、功耗、成本上和多芯片系统相比占有较大的优势。另外由于电子系统的专用性,对不同的应用要求有专用的系统,因此发展ＳＯＣ设计在未来的集成电ａ计业中将…     

一种节约面积的可编程存储器内建自测试设计方法

随着深亚微米技术不断的发展,在SoC设计中存储器需求越来越大,芯片的量产需要有效率而又具有相对的低成本的测试方法.可编程存储器内建自测试方法基于客制化的控制器,提供了一定程度可靠的弹性以及所需合理的硬件成本.我们在本文提出了一个P-MBIST设计的硬件分享架构,经由分享共用的地址产生器与控制器,P-MBIST电路的面积开销能够大幅减小,利用加入的两级流水线能够达到更高的测试速度.最后,所提出的P-MBIST电路能够由使用者自定义的配置文档而自动生成.     

混合信号ASIC的市场与技术

半导体产品的总目标是以更小的尺寸、更低的成本和更小的功耗，获得更高的质量与性能。从设计角度来看，它的总趋势是正在以各种宏模块代替分离的芯片，混合信号ASIC便是这一总趋势下的必然产物。     

嵌入式存储器的内建自修复设计

目前，关于嵌入式存储器的内建自测试（MBIST）技术已经日趋成熟。基于这种背景．研究了一种高效的内建自修复（MBISR）方法，试验表明它具有低面积开销和高修复率等优点，保证了嵌入式存储器不仅可测．而且可修复。极大地提高了芯片的成品率。     

一种适合SOC的时钟控制器IP核

随着集成电路系统的规模和复杂性的不断提高，基于IP核的SOC系统的设计已被广泛采用。与此同时，电路测试的难度不断增大，对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16住时钟控制器(Timer Control Unit)的IP核设计，设计中采用了JTAG可测性设计电路。     

SOC芯片的高速模拟IP测试方法学

很多SoC芯片里会使用SATA物理层,PCIE物理层以及DDR2/DDR3物理层等高速模拟IP。这些高速模拟IP需要被自动测试设备完整的测试。自动测试设备的高速测试选项就是用来测试高速IP,但随之而来的是测试成本的增加。智原科技利用内建自测试方法来取代费钱的自动测试设备的高速测试选项。内建自测试提供了最具成本效率的方法。高速模拟IP内建自测试的故障覆盖率很高,所以我们不再需要自动测试设备的高速测试选项及其所带来的高成本。     

一款雷达信号处理SOC芯片的存储器内建自测试设计

内建自测试(BIST)为嵌入式存储器提供了一种有效的测试方法.详细介绍了存储器故障类型及内建自测试常用的March算法和ROM算法.在一款雷达信号处理SOC芯片中BIST被采用作为芯片内嵌RAM和ROM的可测试性设计的解决方案.利用BIST原理成功地为芯片内部5块RAM和2块ROM设计了自测试电路,并在芯片的实际测试过程中成功完成对存储器的测试并证明内嵌存储器不存在故障.     

家庭网关SOC高效BIST设计

家庭网关是家庭信息化的关键设备，随着以IP核复用为基础的SOC设计技术的发展，片上存储器的使用变得越来越普遍．存储器在SOC系统中占有很重要的位置，同时，其面积在整个系统芯片中的比重也相当高，在家庭网关SOC的MBIST设计中，我们采用了高效的测试矢量生成算法，同时MBIST支持全速模式及异步诊断，取得很好的设计效果。     

基于MBIST的多片SRAM联合测试实现

现代ASIC设计中,存储器特别是SRAM的使用必不可少,用于存放大量数据.在稍微大的电路设计中,可能会需要多片不同大小的SRAM以配合整体工作.用EDA软件当然能够生成对应的MBIST电路代码,但多片SRAM会产生多个这样的控制电路,这无疑产生了不必要的浪费.从自身设计的单片SRAM的MBIST电路出发,基于此提出只用一个MBIST控制电路实现多片不同大小SRAM联合测试的方案,并给出综合报告以及其仿真结果.     

一种基于JTAG的SOC测试电路设计及实现

提出了一种基于JTAG的新的测试电路设计思路.通过扩展JTAG指令,可以利用JTAG通信协议向SOC芯片中下载自定义的测试指令,并读回测试的最终结果.该方法可以对SOC内部的IP及存储器进行充分的功能测试,测试过程可灵活配置,可以快速定位测试中出现的问题.     

SOC芯片DFT研究与设计

文章首先介绍了SOC系统的DFT设计背景和DFT的各种测试机理,包括基于功能的总线测试机理、基于边界扫描链的测试机理、基于插入扫描电路的测试机理以及基于存储器自测试的测试机理。然后以某专用SOC芯片为例提出了SOC电路的DFT系统构架设计和具体实现方法。主要包括：含有边界扫描BSD嵌入式处理器的边界扫描BSD设计,超过8条内嵌扫描链路的内部扫描SCAN设计,超过4个存储器硬IP的存储器自测试MBIST,以及基于嵌入式处理器总线的功能测试方法。最后提出了该SOC系统DFT设计的不足。     

基于SRAM测试的MBIST电路实现方案

现代SOC电路设计中,存储器特别是SRAM模块的面积占有很大的一部分.通常测试这些存储器采用的方法是通过EDA工具来生成MBIST电路来对SRAM进行测试.然而在没有专门EDA工具的情况下,我们必须手工写电路.本文提供了这一手工MBIST的实现方案,并给出仿真和综合结果.     

方舟CPU体系结构及其嵌入式SOC

在我国的军事和国防领域，国产CPU的使用势在必行。从CPU设计和使用的角度，对目前已有一定应用的国产CPU方舟(Arca)的体系结构和基于Arca2的嵌入式芯片进行了研究和探讨。Arca2 CPU是一款32位的微处理器，他不但具有RISC体系结构的典型特征，同时具有一套全新的高性能、低功耗的指令体系结构。介绍了基于Arca2 CPU的高集成度SOC Arca210，Arca210集成了嵌入式产品所需的大量外设以及PC架构南北桥中的大部分功能，为嵌入式系统的设计提供了一个很好的选择。     

SOC测试结构优化研究

结合SOC测试结构的特点,采用量子进化算法对SOC测试结构进行优化.通过对量子进化算法中群体尺寸、旋转角度的合适设定,达到减少SOC测试所用时间的目的.针对国际SOC标准电路验证表明,与同类算法相比,该算法能够获得较短的测试时间.