一种用于背板互连的10 Gbit/s接口电路

基于SMIC 40 nm CMOS工艺,提出了一种用于背板互连的10 Gbit/s I/O接口电路。该接口电路由前馈均衡器(FFE)、接收机前端放大器和判决反馈均衡器(DFE)组成。FFE对发射端信号进行预加重,DFE消除较大的残余码间干扰。重点分析了FFE和DFE在消除码间干扰时存在的问题。使用改进的FFE减少对发射端信号的衰减,保证信号到达接收端时具有较大幅度,实现接收机对信号的正确判决,降低系统的误码率。测试结果表明,系统数据率为10 Gbit/s,传输信道在Nyquist频率(即5 GHz)处的衰减为22.4 dB。在1.1 V电源电压下,判决器Slicer输入端信号眼图的眼高为198 mV,眼宽为83 ps。FFE的功耗为31 mW,接收机前端放大器的功耗为1.8 mW,DFE的功耗为5.4 mW。     

一种25 Gbit/s CMOS自适应判决反馈均衡器

基于65 nm CMOS工艺,设计了一种25 Gbit/s带有一个无限冲激响应抽头的自适应判决反馈均衡器。该均衡器中关键路径采用堆叠式选择器和锁存器组成的半速率预测式结构,以减小环路反馈延时。自适应模块采用改进的最小均方算法,以改善抽头系数的收敛性。输出缓冲采用改进的fT倍增结构,以提升带宽并具有预加重功能。仿真结果表明,当信号速率为25 Gbit/s时,该均衡器能够自适应地实现最高20 dB衰减量的补偿,输出抖动小于10 ps。1.2 V电源供电时,整体电路在不同工艺角下的平均功耗约为120.5 mW。     

一个用于背板通信的24Gb/s高速自适应组合均衡器

本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器（Continuous Time Linear Equalizer,CTLE）和2抽头判决反馈均衡器（Decision Feedback Equalizer,DFE）的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方（Least Mean Square,LMS）算法电路控制DFE系数的自适应.电路采用IBM 0.13μm BiCMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm²,在3.3V的电源电压下,功耗为624mW.     

40Gb/s光纤通信系统中自适应判决反馈均衡器的补偿性能

数值仿真了40Gbit/s 非归零码(NRZ)光纤通信系统中,基于最小均方差算法的非线性自适应判决反馈均衡器对系统传输损伤的补偿性能.仿真结果表明,对于单信道40 Gbit/s NRZ系统,在同时考虑色散和自相位调制情况下,自适应判决反馈均衡器的引入可以使系统色散容限(1 dB眼图张开度代价)得到明显改善.在信号丢失率为10-3条件下,PMD容限由补偿前的0.17/单位比特周期,可提高到补偿后的0.22/单位比特周期.     

一种25Gbit/s CMOS判决反馈均衡器设计

为满足高速光通信系统的应用，基于标准40 nm CMOS工艺设计了一款25 Gbit/s判决反馈均衡器(DFE)电路，采用半速率结构以降低反馈路径的时序要求。主体电路由加法器、D触发器、多路复用器和缓冲器组成，为了满足25 Gbit/s高速信号的工作需求，采用电流模逻辑(CML)进行设计。经过版图设计和工艺角后仿验证，该DFE实现了在25 Gbit/s的速率下可靠工作，能提供10 dB的均衡增益，峰-峰差分输出电压摆幅约为950 mV,眼图的垂直和水平张开度均大于0.9 UI,输出抖动小于3 ps,在1.1 V的电源电压下功耗为12.5 mW,芯片版图的面积为0.633 mm×0.449 mm。     

采用自适应连续时间线性均衡器和判决反馈均衡器算法的一种16 Gbit/s 并转串/串转并接口

该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡器(DFE)进一步对信号码间干扰(ISI)做补偿,其中tap1做展开预计算处理,得到充足的时序约束条件。采用最小均方根(LMS)算法自适应控制CTLE和DFE的补偿系数来对抗工艺、电源和温度波动带来的影响。测试结果表明,芯片工作在16 Gbit/s时,总功耗为615 mW。发射器输出信号眼高为143 mV,眼宽43.8 ps(0.7UI),接收器抖动容忍指标在各频点均满足PCIe4.0协议要求,工作温度覆盖–55°C～125°C,电源电压覆盖0.9 V±10%,误码率小于1E-12。     

10Gb/s自适应均衡器设计

提出了一种改进型的自适应均衡器结构,通过在自适应环路中引入频谱均衡技术,分离出随机性二进制数据中的高频与低频分量,并将二者之间的平均功率进行比较,产生表征信道衰减程度的电压信号,据此调整高频增益的大小.本次设计采用SMIC 0.13μm标准CMOS工艺,在1.2V电源电压下,能够对长度达80cm的FR4基板传输线进行有效的补偿,从而完成对10Gb/s随机性二进制数据的最优均衡.     

基于CSPI传输协议的自适应均衡器设计

为了解决高速传输速率下信号在信道传输中遇到的衰减问题,本文介绍一种工作在1.5 GHz下,使用误差反馈的Rx(Receiver)端自适应均衡器设计.为缩短收敛时间,应用了基于离散信号处理的均衡器.二进制随机序列(PRBS)作为训练数据,首先进入均衡滤波器以获得高频增益补偿,然后在采样分割单元被采样并获得陡峭的上升下降特...     

DVB-C接收机中自适应均衡器的新设计

着重讨论一种全新的DFE与盲均衡相结合的自适应均衡器的设计,对于符合DVB—C标准的QAM信号,在输入存在多径、频偏及加性噪声的情况下,采用此设计无须借助于训练序列或导频即可成功对信道进行自适应均衡以抵消ISI,并能自动切换捕获和跟踪模式,仿真效果良好。此外还能在一定范围内对输入的符号功率进行调整以降低AGC模块的设计要求。     

基于SST驱动器的低功耗10 Gbit/s发射机

基于SMIC 40 nm CMOS工艺,提出了一种可适用于背板与芯片互连的10 Gbit/s低功耗发射机。该发射机由半率前馈均衡器、时钟信号接收电路和源串联终端(SST)驱动器组成。前馈均衡器采用半率结构,以降低发射端的时钟信号频率。通过对发射端信号进行预加重,消除了码间干扰的影响。改进了SST驱动器的输出阻抗校准电路,解决了输出阻抗在不同工艺角下的波动问题。在相同输出摆幅下,SST电压模式驱动器的功耗为传统电流模式(CML)驱动器的1/4。结果表明,发射机的数据率为10 Gbit/s,传输信道在5 GHz Nyquist频率处的衰减为14.2 dB。在1.1 V电源电压下,传输信道输出信号的眼高为147 mV,眼宽为79 ps。发射机的总功耗为20.6 mW。     

一种用于水声通信的快速自适应均衡器设计

信道均衡是现代水声通信系统中克服码间干扰的重要手段,根据时变水声信道需进行信道均衡的要求,设计了一种判决反馈盲均衡器。针对恒模算法在固定步长下存在收敛速度与剩余误差的矛盾缺陷,提出了一种基于剩余误差的变步长恒模算法,并对改进算法进行了计算机仿真及试验测试,结果表明,改进算法无论是在收敛性能还是在均衡效果上都有大幅提高,在实际水声通信中具有较好的应用价值。     

25～28 Gbit/s CMOS高灵敏度光接收机电路设计北大核心

基于65 nm CMOS工艺设计了一种25～28 Gbit/s具有自适应均衡和时钟数据恢复功能的光接收机电路。光接收前端采用低带宽设计，以优化接收机的灵敏度；采用判决反馈均衡器，以恢复低带宽前端引入的码间干扰。为了适应不同速率和工艺角引入的码间干扰，结合SS-LMS自适应算法，实现信号的自适应均衡。无参考时钟数据恢复电路采用鉴频环路拓宽频率捕获范围，同时将半速率鉴相器嵌入均衡器中，以降低功耗和成本。后仿真结果表明，在100 fF光电二极管的寄生电容条件下，接收前端最大增益达到66 dBΩ,25%带宽处的等效输入噪声电流为15.3 pA·Hz-1/2,光接收机灵敏度为-14.5 dBm。当电源电压为1.2 V时，光接收机的整体功耗为181.1 mW。     

短波数字通信自适应均衡技术研究

短波信道的时变性可导致数据通信产生严重的码间串扰,必须选择合适的自适应均衡器,以便最大限度地降低码间串扰的影响;从而降低数据通信的误码率.通过比较选择适用于短波信道的自适应均衡器结构及其自适应算法,并通过仿真验证了采用平方根卡尔曼算法和判决反馈结构均衡器的性能.     

一种面向112 Gb/s PAM4接收机的自适应均衡设计方案

提出了一种适用于超短距离（Very Short Reach,VSR）信道、面向112 Gb/s PAM4 (Pulse Amplitude Modulation 4)接收机的自适应均衡设计方案。在该方案中,接收机前端利用3个连续时间线性均衡器（Continuous Time Linear Equalizer,CTLE）对信号分别在高频、中频和低频进行补偿,可变增益放大器（Variable Gain Amplifier,VGA）和饱和放大器（Saturation Amplifier,SatAmp）则用于对信号幅值的缩放。除了3个数据采样器外,引入4个辅助采样器用于进一步改善阈值自适应算法性能。同时,采用符号最小均方算法,利用接收端数据采样器和辅助采样器之间的偏移推动辅助参考电压收敛到信号星座电平,从而确保PAM4接收信号的眼图在垂直方向上3个眼睛具有相等的间隔和恒定的信噪比（Signal瞭o睳oise Ratio,SNR）。仿真结果表明,所提出的112 Gb/s PAM4接收机能够在损耗为15 dB的信道上实现小于10-12的误码率,并且具有良好的眼图性能,其最差眼高为75 mV,眼宽为0.34 UI (Unit Interval),与传统方案相比具有显著的性能提升。     

An Adaptive Combined DFE/RSSE Structure for Unknown Channel with Severe ISI

This paper presents an adaptive combinedDFE/RSSE structure for transmission using a largeconstellation size over a slowly time-varying channelwith severe ISI. This structure combines theconventional decision-feedback equalization (DFE) withthe reduced state sequence estimation (RSSE).Analytical and simulation results carried out for 8PSKsignals indicate that the proposed scheme outperformsboth the conventional DFE and RSSE techniques.     

An Efficient VLSI Architecture for Computing Decision Feedback Equalizer Coefficients from the Channel State Information

A novel algorithm and architecture for computing the optimal decision feedback equalizer (DFE) coefficients from a channel state information (CSI) estimate is present. The proposed algorithm maps well onto a linear chain of n highly pipelineable CORDIC based processing elements. It is thus well suited for VLSI implementation. Due to the very regular data flow, the number of processing elements may be reduced without sacrificing computational latency by recycling the data through a chain of less than n processing elements.The proposed architecture computes the optimal DFE coefficients of a twelve tap symbol spaced DFE suitable for HIPERLAN I in 2.7 s and requires only 0.7 mm² area on a 0.35 m CMOS process, assuming a clock frequency of 100 MHz.     

数字电路倍增设备传真解调中自适应均衡器的设计与仿真

介绍了在DCME (数字电路倍增设备 )传真解调 /再调制模块中所采用的符号间隔判决反馈自适应均衡器的设计方法。在均衡器的设计中采用了最小均方准则的随机梯度算法 (LMS SG)。文中说明了系统模型的建立、算法仿真的过程 ,并给出了仿真结果。     

用于光纤传输系统的10Gbit/s CMOS 1:8分接器

采用TSMC 0.25μm RF CMOS工艺设计了一个应用于光纤传输系统的10Gbit/s CMOS 1:8分接器.整个系统采用树型结构,由3级1:2分接器、2级1:2分频器、级间缓冲器和输入、输出接口电路构成.为了适应高速度的要求,所有电路全都采用源极耦合场效应管逻辑来实现.使用SmartSpice进行了仿真,结果表明:在电源电压为3.3V时,电路的最高工作速率可以达到10Gbit/s,电路功耗约为800mW.