基于HEVC的CABAC二进制算术编码器的FPGA实现

本文基于H.265/HEVC视频编码标准,实现了CABAC编码中二进制算术编码器常规编码模式下的一种硬件流水线结构,根据算法特性设计并优化了编码器的硬件架构,将概率状态数据储存在SRAM中,并使用查找表优化概率估计更新运算;对编码数据进行打包处理,简化概率估计更新带来的计算,以优化视频数据流编码速度;二进制算术编码采用多级流水线结构,支持四路并行编码.仿真结果表明,本文的硬件CABAC二进制算术编码器平均每时钟周期可以完成4个bin的编码,符合较高帧率的1080p视频实时编码要求.     

HEVC编码单元自适应双编码器中二进制化研究与优化

为提高屏幕图像压缩性能,同济大学超大规模集成电路研究所在HEVC基础上提出了一种编码单元自适应双编码器方案,其CABAC部分与HEVC相同,然而采用新方案的码流经过CABAC二进制化后同等条件下没有原来压缩效果好,需要改进CABAC中二进制化部分使之适合屏幕图像,本文主要对该双编码器方案进行二进制化研究与优化。     

一种高性能HEVC整像素运动估计硬件设计北大核心CSCD

针对整像素运动估计提出了一种适合硬件实现的运动估计算法,并设计了硬件架构.通过在不同划分深度的编码单元中复用计算单元,大大减少了硬件资源.在TSMC 90nm的工艺下,综合结果表明最高频率可以达到377 MHz,在搜索范围为±64时,能够达到超高清视频图像3 840×2 160@60f/s的实时处理速度.     

一种基于H.264 CABAC的视频加密方案

基于块的数字视频编码一般包括运动估计、残差块变换和熵编码三个阶段。针对传统的视频加密方案是对第二阶段中的残差变换系数进行的加密,提出了一种基于H.264CABAC熵编码的视频加密方案。该方案充分利用了流密码加密简单、运算快的优点,将加密过程置于视频编码的第三个阶段。并利用可灵活配置的加密模块和密文反馈模式,增强加密的安全性。理论分析和实验结果表明,提出的算法具有计算简单、安全高效、易于实现、不改变视频格式和压缩效率的优点。     

HEVC的高效并行流水编码器设计

新一代视频编码标准(High Efficiency Video Coding,HEVC)与AVC/H.264相比,在相同视觉质量条件下可以节省50%的码率,但其计算的复杂度以及数据的依赖性,给实现实时编码带来巨大的挑战。本文从硬件实现的角度针对CTU块的编码流程,提出一种高效并行流水处理方案,将整个编码过程划分成相互独立的率失真优化(RDO)、重构和熵编码三个阶段,实现整个编码过程流水作业。并设计实现了编码器各模块之间的数据高效交换存储架构,确保流水线不断流或少断流,提高了整个编码器的运行效率。     

H.264/AVC标准中的CABAC应用研究

H.264／AVC是由国际电信联盟(ITU)和国际标准化组织(ISO)共同制定的新一代视频编码标准。他的熵编码方案采纳了基于上下文的自适应二进制算术编码(CABAC)。CABAC是一种高效的熵编码，他利用上下文建模来降低符号间的冗余度，并且能够自适应码流的统计信息，获得很高的编码效率。深入研究了CABAC中的二进制化、上下文建模和自适应二进制算术编码器，并进行了相应的试验。实验结果表明：在相同的图像质量下，CABAC和CAVLC相比节省6％～15％的码率。     

基于HEVC标准视频框架下帧内预测技术的研究

新一代视频编码标准HEVC采纳当前视频主流压缩技术研究的新成果,使其编码性能基本达到H.264/AVC标准的2倍,然而随着这种压缩性能提高的同时也加剧了编码计算的复杂度。该文针对此难题,对HEVC在块划分层面和预测模式筛选上的优化进行了研究,以期提高编码速度。     

基于流水的HEVC IDCT/IDST模块VLSI设计

2013年1月HEVC(High Efficient Video Coding)被ITU-T和ISO/IEC正式确立为新一代视频编码国际标准.为了实现更高的压缩效率,HEVC使用了多项新技术.在空间域变换方面,HEVC支持从4×4到32×32的可变尺寸的IDCT变换,同时根据模式进行4×4IDCT和IDST变换的选择.由此提出了一种HEVC IDCT/IDST变换架构.采用基于流水的数据流调度策略和系数矩阵优化方案,提升了硬件效率和接口带宽利用率.采用65nm工艺库综合后,一维IDCT/IDST单元的等效门数约为40K,最高工作频率为500MHz,与现有设计相比可以实现30%以上的硬件资源减少和60%以上的吞吐率效率提升.仿真结果显示该结构可以实现对4k×2k@30f/s视频的IDCT/IDST处理.     

一种低延迟的HEVC熵编码方法设计

新一代视频编码标准HEVC相比于H.264该编码方式提高了近50%的压缩效率。该标准中采用了CABAC(Context-based Adaptive Binary Arithmetic Coding)作为熵编码的唯一标准,CABAC具有较高的复杂度,因此CABAC的编码速度对HEVC低延迟的实时编码有积极意义。本文则设计了一种低延迟的CABAC编码方法,通过查找表的方式来确定CG(Coefficient Group)之间扫描位置的索引和CG内部之间变换系数扫描位置的索引,并使用内联函数对熵编码中部分函数进行优化。仿真结果表明,相比于HM16.7,本文编码方法速度节省了90.44%左右,相比于X265编码时间节省了3.76%。     

基于HEVC的多长度DCT变换的VLSI设计

为了满足下一代视频压缩标准HEVC中定义的四种不同长度DCT变换的要求,提出了一种灵活的DCT变换的VLSI架构。从DCT系数矩阵分解算法推导出可用于不同长度的一维DCT变换的硬件架构,在保持数据吞吐量不变的情况下,能够支持4,8,16,32点等不同长度的DCT变换。采用130 nm工艺库综合后,得到电路的最高工作频率为131 MHz,能够支持HEVC标准的4 k(4 096×2 048)高清视频进行60帧每秒的编码处理。     

基于场景切换的HEVC码率控制算法

HEVC(High Efficiency Video Coding)采用的基于R-λ模型的码率控制算法在控制输出码率的精确和提高编码效率上都取得了良好的效果.然而该算法没有考虑到实际视频编码中场景切换的影响.提出一种新的针对场景切换的码率控制算法.结合帧间的亮度差及其变换趋势判断是否发生场景切换,在场景切换发生时对码率控制的参数以及编码结构都做出及时调整.实验表明,与HEVC自带的码率控制相比,所提出的码率控制算法能够有效应对视频序列中的场景切换,提高了编码质量,降低了编码复杂度,并且保持精确的输出码率.     

CABAC熵编码机制下有效的变换域码率估计技术

 CABAC是H.264/AVC视频压缩标准中采用的一种熵编码机制,结合RDO模式选择技术,可以降低20％的码率.在RDO模式选择过程中,需要对编码块的每一种候选模式进行熵编码以获得编码位数,这在很大程度上增加了视频编码的计算复杂度.为了避免复杂的Lagrange耗费计算,本文第一次提出了一种CABAC熵编码机制下的变换域码率估计方法,基于量化变换系数和运动向量差对熵编码位数进行估计.在此基础上,本文将码率估计技术应用在RDO模式选择中,提出了基于码率估计的快速模式选择算法,减少了模式选择的计算时间.模拟结果显示,本文提出的CABAC熵编码机制下的变换域码率估计技术在对编码性能影响不大的情况下,减少了模式选择中51％的率失真耗费计算时间,采用全搜索运动估计算法时,节省33％的总编码时间.     

HEVC中基于前后景区域的错误隐藏

新一代视频编码标准HEVC采用四叉树编码结构,能够高效地进行视频编码,尤其适用于高清视频。然而,网络信道的不可靠性会导致视频数据的受损或丢失,HEVC的编码特性决定了视频数据的受损或丢失可能会发生在不同尺寸编码块中。因此,在分析各种不同尺寸编码块自身特性的基础上,提出首先对视频进行前景、后景区分,其中利用OBMA算法区分出边界处与运动物体,然后对于不同区域的错误块分别进行隐藏。     

新一代基于HEVC的3D视频编码技术

HEVC标准出台后,新一代基于HEVC的多视点加深度编码也将正式推出。基于HEVC的3D视频编码作为HEVC标准的扩展部分,主要面向立体电视和自由立体视频。从该编码方式的基本结构出发,较全面地介绍了视频编码方式、深度图编码方式和对深度图的编码控制三个方面的关键技术,包括视点间运动预测、深度图建模模式和视点合成优化等技术。     

新一代视频编码技术HEVC算法分析及比较

新一代视频编码标准HEVC更倾向于处理高清视频,实现在设备复杂度有一定增加的前提下提高视频,尤其是高清视频的编码效率。结合现行的H.264标准,对比了HEVC标准在编码结构、帧内预测、帧间预测以及熵编码技术上的改进和算法上的优化。对HEVC的具体编码技术进行分析,并将HEVC与H.264编码性能进行了比较。实验结果表明,HEVC在编码性能上有了明显提高。     

HEVC并行解码器设计

新一代视频编码标准HEVC(High Efficiency Video Coding)主要面向高清及超高清视频编码,压缩效率相比之前的编码标准H.264有较大提高.但压缩效率的提高必然会带来计算的复杂化,为提高HEVC的解码效率,降低时延,提出了一种并行解码器架构.该并行解码器的设计是基于HEVC中熵片(Entropy slice)和波前并行处理(Wavefront Parallel Processing, WPP)技术的引入以及滤波器(Deblocking Filter)无相关性的特点.实验结果表明,该并行解码器能够充分利用硬件资源,提高解码效率.     

基于Node-Cell结构的HEVC帧内编码

随着视频传输和广播的发展,高分辨率视频的应用也越来越广泛,为了更好地适应高清视频内容,JCT-VC(Joint Collaborative Team on Video Coding)工作组制定了具有更高压缩效率的新一代视频压缩标准HEVC(High Efficiency Video Coding)。HEVC中的帧内预测包括Angular预测模式、planar模式等。基于Node-Cell结构的帧内预测方法在Angular预测基础上实现了双向预测,提供了更多的模式选择和更高的预测精度。Node-Cell结构中所有像素在当前块被分成两个子集,node像素点和cell像素点,node像素的重建值被用于内插预测cell像素。新增的帧内模式信息被设计为表示下采样率,它由该编码单元的细节及复杂度决定。为了保证重建质量,node像素和cell像素的残差均被发送到解码器。实验结果表明Node-Cell结构会提高预测精度。     

基于决策树的HEVC SCC帧内编码快速算法

为减少HEVC屏幕内容编码的编码时间,提高编码 效率,本文提出了一种基于决策树的HEVC屏幕内容帧内编码快速 CU划分和简单PU模式选择的算法。对视频序列特性分析,提取有效的特征值,生成决策树模 型。使用方差、梯度信息熵和 像素种类数用于生成CU划分决策树,使用平均非零梯度、像素信息熵等用于生成PU模式分类 决策树。在一定深度的决策 树模型中,通过对相应深度的CU的特征值的计算快速决策当前CU的划分与PU模式的类型。这 种利用决策树做判决的算法 通过减少CU深度和PU的模式遍历而降低编码复杂度,达到快速帧内编码的效果。实验结果表 明,与HEVC屏幕内容的标 准算法相比,该算法在峰值信噪比(PSNR)平均下降0. 05 dB和码率 平均增加1.15%的情况下,能平均减少30.81% 的编码时间。     

基于FPGA的HEVC去方块滤波硬件设计

去方块滤波（Deblocking Filtering,DBF）是高效视频编码（High Efficiency Video Coding,HEVC）的重要组成部分,能够有效地改善编码图像的主观质量,是提升视频整体编码性能的重要手段之一。但是去方块滤波技术复杂度较高。为解决该问题,设计一种HEVC去方块滤波器的硬件架构,在节省资源消耗的同时,减少处理周期并改善滤波效率。以8×4块为基本滤波单元,从输入像素到输出像素,采用四级流水线的形式进行处理,每处理一个基本滤波单元共花费5个周期。实验结果表明,所设计的去方块滤波器仅需5 212个查找表和1 291个寄存器的逻辑资源消耗,最高可达到215 MHz的工作频率,满足1 080p@60fps的高清视频实时编码。