DrPlace:基于深度学习的可布线性驱动布局算法

在集成电路物理设计的布局阶段,针对基于深度学习的布局算法结果可布线性较差的问题,在开源的DREAMPlace算法的基础上提出并实现了一种基于深度学习的可布线性驱动布局算法DrPlace.算法模型在总体上设计并实现了布局器的整体框架,集成了基于深度学习的可布线性驱动总体布局、可布线性驱动的合法化和详细布局.总体布局过程中...     

集成电路物理设计中的快速可布性评估算法

集成电路可布性评估在集成电路物理设计中针对布局结果进行有效的评估,作为对布局的反馈信息,并指导后续布线阶段的工作,避免了当后续布线无法完成时再回到前面布局阶段进行重新布局的被动局面,减少了物理设计的迭代周期.提出一种快速可布性评估算法,采用新的基于概率模型的估计算法,利用边界框进行拥挤度的预估,并在概率指导下进行实际布线.文中算法可以在很短的运行时间内对拥挤情况进行较为准确、客观的分析,线长较短.     

用非常快速模拟重复退火算法实现的模拟电路模块布局

提出了基于非常快速模拟重复退火算法实现模拟电路模块布局的方法,该算法指数倍地快于传统的Cauchy 或 Bolzmann退火算法.其中使用一个滑行函数将绝对布局问题转化为相对布局问题,这样极大地减少了算法的搜索空间,而不会降低搜索成功率.价值函数根据模拟集成电路固有的特点设计而成,模拟电路设计者可根据电路的具体要求选择合适的网络长度估算器.使用最小steiner树方法的全局布线器与布局器同时工作,减轻了后续细节布线环节的工作量,并保证最后布局结果的可用性.最后,给出了使用该布局方法实现运算放大器的版图事例.     

自动布局布线程序

功述描述了用于规划芯片的自动布局布线程序。其特点是在单元电路版图实现之前进行布局布线以及布线是在单元内部进行，不存在专门的布线通道。这种布图模式，以多端网连接模型作为布局布线的连接模型，并以布线均匀作为主要的目标函数。 整个程序模块分为矩阵网格规划和布局，总体布线，端口分配三部分。在布局中采用最小切割算法。初始布线以布线均匀，连线长度最短为目标，并采用一个基于布线均匀的“重心“算法。通过再布线和通     

基于整数规划的层次式FPGA布线算法

为了避免由于布线线序处理不当而导致无法布通的问题,提出一种基于整数规划的层次式FPGA布线算法.该算法使用一种全局优化处理的方式对布线问题进行求解,通过分析层次式FPGA的结构特点和整数规划的算法特点,导出了FPGA布线算法问题与整数规划之间的关系;然后具体描述了如何将FPGA布线问题转化成二进制整数规划问题及其相应的求解过程,其中利用层次式FPGA的结构特点对得到的整数规划问题进行简化.与可满足性布线算法进行实验比较的结果表明,文中算法具有求解速度更快、求解规模更大以及求解质量更高等方面的优势.     

逻辑图自动绘制算法

研究讨论了逻辑图的自动布局、布线问题。在布局方面，以减少线交叉为优化目标，对重心布局算法＾⑴进行了几点改进；在布线方面，引入了垂直通道的概念，以减少线交叉和连线总长为优化目标，提出了一种新的布线算法，即求解线交叉最少和连接总长最短的布线算法。     

基于视觉强化学习的数字芯片全局布局方法

在数字芯片后端设计中,全局布局需要同时兼顾线长与合法化,是一个组合优化问题。传统的退火算法或者遗传算法耗时且容易陷入局部最优,目前强化学习的解决方案也很少利用布局的整体视觉信息。为此,提出一种融合视觉信息的强化学习方法实现端到端的全局布局。在全局布局中,将电路网表信息映射为多个图像级特征,采用卷积神经网络(convolutional neural network, CNN)和图卷积网络(graph convolutional network, GCN)将图像特征和网表信息相融合,设计了一整套策略网络和价值网络,实现对全局布局的全面分析和优化。在ISPD2005基准电路上进行实验,结果证明设计的网络收敛速度加快7倍左右,布局线长减少10%～32%,重叠率为0%,可为数字芯片全局布局任务提供高效合理的方案。     

新型电路版图布局布线算法设计

调研了电路自动布局布线技术的国内外研究现状,在此基础上设计了一种面向中等规模电路布局布线算法,主要用于大型版图设计软件的模块测试环节,为用户提供各模块初步的布线布局结果,方便用户高效查找并修正错误点,填补了我国在相关领域的空白.建立了超图模型并转换为图模型,改进了Stoer-Wagner算法并利用该算法和Fiduccia-Mattheyses算法对图进行了基于最小割理论的划分,从而构建出一棵划分树.在这棵树的基础上设计了一种二元相对移动算法来确定各个电路元件的位置,大大降低了布局拥挤度,提高了美观度,对于数百元件的电路均能在0.5s内得出布局结果.基于A*算法在多个方面做了改进,提高了布线速度,对于线路数1000以下的元件能在0.1 s～60 s内得出结果,实现了100％ 布通率以及均匀的布局布线效果.     

基于VPR的FPGA布局算法时延改进

基于模拟退火的现场可编程门阵列(FPGA)布局算法在计算关键度时存在一定的偏差。为此,提出一种FPGA布局时延改进算法。利用不同的模拟退火温度和交换接收率,以及前后2次布局的时延代价差,对FPGA布局的时延代价进行补偿。通过增加时延补偿模块来调整布局的代价函数,达到重新寻找布局过程中被遗弃的较优解的目的。实验结果表明,在MCNC基准电路上使用改进算法,布局的时延代价和线网代价分别比改进前的算法减少19.2%和0.5%。此外,电路的关键路径时延也得到了不同程度的改善,使得布局质量在各个方面都明显优于优化前的通用布局布线算法。     

优化线长和拥挤度的增量式布局算法

随着IC技术的发展，降低连线拥挤度已经成为一个保证布线成功率的至关重要的因素．提出一种标准单元增量式布局算法C-ECOP．该算法通过一个新型的布线估计模型来精确估算布局以后的走线情况，利用力驱动的方法进行单元插入和单元推移来消除局部拥挤，同时进一步优化线长．来自美国工业界的测试实例表明，该算法能够很好地消除走线局部拥挤，同时尽量维持原有布局方案的电路性能，并且具有很高的效率．     

可重构系统中硬件任务布局布线算法研究

可重构计算系统中,二维可重构硬件任务的布局布线问题是影响系统资源利用率的重要因素。在异质化的可重构器件和任务模型基础上,对可重构硬件任务进行了适当分类,并提出一种能够对多类型可重构硬件任务同时布局布线的算法DRS-TCW。实验表明,该算法能够有效提高可重构器件的资源利用率和任务布线连通率。     

基于边界扩张的点对点布线新算法

在超大规模集成电路设计中,全局布线是非常重要的步骤。工业界普遍采用经典的迷宫算法及其改进算法解决全局布线问题。随着工艺节点的减小,传统迷宫算法复杂度高的缺点越来越明显。针对传统迷宫算法的复杂度会随着布线规模的扩大而迅速增加的问题,借助于边界扩张的概念,提出一种新的点对点布线路径的搜索算法。摒弃了迷宫算法低效率的逐个节点扩张的思想,通过自由节点的定义对节点边界进行迅速扩张并不断地找到新的自由节点,直到找出路径或确定无解时结束。将该算法与经典的布线算法进行理论和实验比较,结果表明在大多数情况下该算法使用经典算法7%~14%的运行时间即可完成路径搜索。     

基于遗传模拟退火算法的门阵列布局方法

为实现门阵列模式布局,将遗传算法与模拟退火算法相结合,提出一种新的遗传模拟退火算法,利用遗传算法进行全局搜索,利用模拟退火法进行局部搜索,在进化过程中采用精英保留策略,对进化结果进行有选择的模拟退火操作,既加强了局部搜索能力又防止陷入局部最优。实验结果表明,与传统遗传算法相比,该算法能够有效提高全局搜索能力。     

一类自适应蚁群算法及其收敛性分析

为了克服蚁群算法易陷入局部最小点的缺点,同时提高算法的收敛速度,提出一类自适应蚁群算法.该算法利用自适应改变信息激素的挥发系数改善传统蚁群算法的全局搜索能力和收敛速度.通过马尔科夫过程对算法的全局收敛性进行分析,得出该类蚁群算法全局收敛性条件.并构造出该类算法的一种信息激素更新策略,证明了这种算法全局收敛性.利用提出的算法对典型的TSP问题进行仿真研究,结果表明比典型蚁群算法在收敛速度和解的性能上都有较大改善.     

一种模糊偏好排序的FJSP蚁群算法

针对柔性作业车间调度问题,选取三个性能指标作为求解目标。将蚁群算法与模糊属性权重结合在一起,提出了求解FJSP的新算法。该算法利用了蚁群算法的正反馈机制,在逐步构造解的过程中利用最优解信息和启发式信息增强全局求解能力,寻求各目标较好的全局最优解。采用模糊属性权重对各目标进行综合评价,最终求解出FJSP问题的最优解集。     

轻量化FPGA布线路径搜索算法EI北大核心CSCD

针对FPGA布线耗时较长的问题,提出一种基于最优节点预测的轻量化FPGA布线路径搜索算法.该算法通过预测最优布线资源节点,在搜索最优布线路径时只对最优节点进行详细计算、分析,无须搜索其他节点,从而提高搜索速度;当轻量化搜索失败时,以全局最优节点为源点重新进行轻量化搜索,提高全局搜索能力;在寻找全局最优节点时,只对可能出现在最优路径上的次优节点进行详细计算分析,减少无效计算.使用VTR标准电路对所提算法和VPR 8.0进行测试,并从布线所需时间和结果质量2个方面进行比较.实验结果表明,与VPR 8.0中布线路径搜索算法相比,所提算法在保证布线结果质量基本不变的情况下,将搜索的布线资源节点数量减少41.8%,可节省31.3%的运行时间.     

由连线表自动产生逻辑电路图的自动布局和布线算法设计

本文叙述了建立在结构设计系统 SDS 基础上的逻辑图自动产生系统,着重讨论了逻辑图产生过程中自动布局和布线算法。该系统已实用,能自动绘制 YH—2巨型机插件逻辑图.     

FPGA并行时序驱动布局算法

传统的基于模拟退火的现场可编程门阵列(FPGA)时序驱动布局算法在时延代价的计算上存在一定误差,已有的时序优化算法能够改善布局质量,但增加了时耗。针对上述问题,提出一种基于事务内存(TM)的并行FPGA时序布局算法TM_DCP。将退火过程分发至多线程执行,利用TM机制保证共享内存访问的合法性,并将改进的时序优化算法嵌入到事务中并发执行。测试结果表明,与通用布局布线工具相比,8线程下的TM_DCP算法在总线长仅有轻微增加的情况下,关键路径时延平均降低了4.2%,同时获得了1.7倍的加速,且其执行速度随线程数的增加具有较好的可扩展性。     

基于改进分水岭变换的遥感图像建筑物提取

遥感图像的分割是遥感信息提取与目标识别的基础和关键。以高分辨率城镇地区遥感图像为研究对象,提出一种基于全局阈值的多级分水岭算法,用于遥感图像的分割。该算法通过引入差异度函数,在执行传统分水岭算法的过程中对图像中存在的噪声区域进行修正,并通过使用全局阈值有效的控制欠分割问题。首先基于全局阈值的多级分水岭算法对高分辨率遥感图像进行初始分割,然后综合利用分割对象的颜色和形状特征信息,进行区域合并和梯度边缘提取,得到最终的建筑物提取结果。实验结果表明,所提出的基于全局阈值的多级分水岭算法较好地避免了过分割和欠分割现象,结合区域合并和梯度提取,能够快速准确地对城镇遥感图像中的建筑物进行提取。     

基于SRAM结构的FPGA抗辐射布局算法

分析由辐射造成的单粒子翻转(SEU)软错误,在通用布局布线工具的基础上,提出一种基于SRAM结构的现场可编程门阵列 (FPGA)抗辐射布局算法。该算法通过优化电路单元在FPGA中的布局位置,减少布线资源开路敏感错误、短路敏感错误以及SEU敏感点的数目。测试结果表明,该算法能减少SEU软错误,提高FPGA的抗辐射性能,并且无需增加额外的设计成本和硬件开销。