BCD工艺的外延层最佳参数选择

智能功率集成电路SPIC是把低压控制和功率输出集成在同一芯片上,在电路内部实现具有防止短路,过载,高温和过大功率等功能.对于较低电压使用的SPIC,通常采用PN结隔离技术,集成双极型的CMOS和DMOS的器件结构,即所谓BCD技术,在工艺上就要实现双极型,CMOS和DMOS的工艺兼容.在这个兼容工艺中,选择外延层电阻率和厚度是个     

华虹NEC非外延0．35umBCD工艺实现量产

华虹NEC日前宣布,其非外延0．35umBCD工艺开始量产。华虹NEC在2008年成功研发并量产了BCD350（0．35微米Bipolar CMOS DMOS）工艺。针对市场的不同需求,华虹NEC现又推出了非外延工艺的0．35umBCD工艺,即PMU350工艺。PMU350在BCD350的基础上用deep Nwell替代了外延层,并简化了工艺流程,使该工艺更具竞争力。目前,PMU350工艺已经顺利通过了产品验证开始量产。     

硅外延层电阻率测量值一致性研究

外延层电阻率是外延片的重要特征参数之一。如何准确地测量外延层电阻率，以满足器件研制的需要，是检测人员所关注的一个重要课题，对目前常用的几种外延层电阻率测量方法进行了比较，指出了其各自的优缺点，讨论了测量中存在的问题，针对这些问题，采取了相应的措施，试验和分析结果表明，几种测试 方法的结果获得了相当好的一致性，测量相对误差可控制在５％以内，能够满足现有器件对外延片电阻率精度的要求。     

超薄层常压外延工艺研究

为了满足一种3 mm雪崩渡越二极管的技术要求,改进了常压外延工艺,在PE-2061S硅外延设备上,实现了100 mm硅片超薄外延层的生长.外延层厚度为0.45～0.55μm,外延层与衬底之间的过渡区宽度大于0.2μm.过渡区宽度以及外延层厚度和掺杂浓度的精确控制,提高了器件的微波性能.     

基于薄外延技术的高压BCD兼容工艺

针对高压应用领域,开发了一种基于薄外延技术的高压BCD兼容工艺,实现了900V高压双RESURF LDMOS与低压CMOS,BJT器件的单片集成.与传统厚外延技术相比,工艺中n型外延层的厚度减小为9μm,因此形成pn结对通隔离的扩散处理时间被极大减小,结隔离有更小的横向扩散,节约了芯片面积,并改善了工艺的兼容性.应用此单层多晶、单层金属高压BCD兼容工艺,成功研制出一种基于耦合式电平位移结构的高压半桥栅极驱动电路,电路高端浮动偏置电压为880V.     

高压VDMOS用外延片的外延参数设计

通过理论计算,对VDMOS器件的外延层厚度和掺杂浓度进行了优化设计,探讨用于VDMOS的外延工艺,讨论了外延层厚度和过渡区的测试方法,提出了有效外延层厚度是影响击穿电压的最关键参数,应用此参数监控外延工艺,提高了片内及批次间的击穿电压一致性.特别通过对600 V的VDMOS外延参数及其器件结果分析得出,用此参数来调整中间和边缘厚度及不同外延设备之间的参数,使同种参数下有效外延层厚度保持相当,则可以大大减少离散性和设备间变差.     

消除CMOSIC闭锁的外延加双保护环技术

本文简要描述了CMOS集成电路的闭锁机理,提出了消除CMOS集成电路闭锁的n~-/n~+外延加双保护环结构;把这种结构用于CC4066电路,在5.6×10~8Gy/s的γ瞬时剂量率下进行辐照实验,电路均不发生闭锁。最后得出,外延加双保护环结构,对中小规模电路而言,是一种消除CMOS电路闭锁的有效方法。     

采用Taguchi方法优化一种带外延层的PPD工艺参数

引入Taguchi方法分析并优化一种带外延层的PPD结构(EPPD),并通过SILVACO软件进行验证.实验结果显示该方法通过对EPPD像素结构工艺参数的优化,提升了该结构抑制噪声的能力和光电转换性能.     

应用原子层外延技术分析Turbo-Disk MOCVD 外延生长模式

应用原子层外延与分子层外延的理论研究了Turbo-Disk MOCVD外延生长过程,发现生长主要发生在衬底表面的台阶处,当通过控制生长参数达到优质外延时,实际上是一种亚原子外延过程．优化调整反应参数实现了优质外延。     

非平面多层外延双极功率集成电路工艺

用廉价的方式把数字、模拟和功率元件集成在单片衬底上的市场需求,在许多应用方面的重要性正在持续的增长。本文描述非平面多层外延双极型功率集成电路的工艺,此工艺特别适用于低成本电源的应用,例如串联—通道稳压器。本概念能提高晶体管特性,并能扩展到更为复杂更高性能的智能功率集成电路的应用领域。     

基于薄外延技术的高压BCD兼容工艺

针对高压应用领域,开发了一种基于薄外延技术的高压BCD兼容工艺,实现了900V高压双RESURF LDMOS与低压CMOS,BJT器件的单片集成.与传统厚外延技术相比,工艺中n型外延层的厚度减小为9μm,因此形成pn结对通隔离的扩散处理时间被极大减小,结隔离有更小的横向扩散,节约了芯片面积,并改善了工艺的兼容性.应用此单层多晶、单层金属高压BCD兼容工艺,成功研制出一种基于耦合式电平位移结构的高压半桥栅极驱动电路,电路高端浮动偏置电压为880V.     

低温下应变外延层的单层生长

用接触式原子力显微镜来观察 4 6 0℃低温下生长的 In0 .35Ga0 .6 5As/ Ga As外延层形貌 .实验发现 ,这种 4 6 0℃低温生长材料的失配外延层既不是层状的 Fvd M生长模式也不是岛状的 SK自组织生长模式 ,而是由原子单层构成的梯田状大岛 .原子力显微镜测试表明台阶的厚度为 0 .2 8nm,约为一个原子单层 ,这种介于层状和岛状生长之间的模式有助于了解失配异质外延的生长过程     

低温下应变外延层的单层生长

用接触式原子力显微镜来观察460℃低温下生长的In0.35Ga0.65As/GaAs外延层形貌.实验发现,这种460℃低温生长材料的失配外延层既不是层状的FvdM生长模式也不是岛状的SK自组织生长模式,而是由原子单层构成的梯田状大岛.原子力显微镜测试表明台阶的厚度为0.28nm,约为一个原子单层,这种介于层状和岛状生长之间的模式有助于了解失配异质外延的生长过程.     

p型硅外延层电阻率的控制

计算表明，ｐ型硅外延层的电阻率对其生长速度和生长温度的变化都是十分敏感的。为了保证ｐ型硅外延片的电阻率具有良好的可控性和重现性，除了充分抑制重掺硼衬底的自掺杂作用外，还需十分严格地控制硅外延片的生长温度和速度。     

实现多层外延结构的程序设计

本文给出了使用Ｇｅｍｉｎｉ－１型外延炉生产硅外延片时，实现外延层掺杂浓度多层分布的程序。     

实现多层外延结构的程序设计

本文给出了使用Gemini-1型外延炉生产硅外延片时,实现外延层掺杂浓度多层分布的程序。     

GaAs原子层外延技术的现状及发展

综述了原子层外延(ALE)技术的现状及其发展趋势。研究了晶体生长的程序设计和实验装置、生长的动力学模型及反应机制。对ALE薄膜的组成和结构进行了Raman和质谱分析。采用SPA原位诊断技术控制ALE的晶体生长,可有效地实现选择外延和图形化的晶体生长。大量实验表明:ALE技术可以实现原子级尺寸的超薄层晶体外延生长。用此技术已成功地研制出GaAs/GaAlAs量子阱器件。