两倍增益10位100 MSPS CMOS采样/保持电路

提出了一种两倍增益高线性、高速、高精度采样/保持电路。该采样/保持电路通过对输入信号实现两倍放大,改善了高频非线性失真;一种新型的消除衬底偏置效应的采样开关,有效地提高了采样的线性度;高增益和宽带宽的折叠共源共栅运算放大器保证了采样/保持电路的精度和速度。整个电路以0.35μm AMS Si CMOS模型库验证。模拟结果显示,在输入信号为49.21875MHz正弦波,采样频率为100 MHz时,增益误差为70.9μV,SFDR可达到84.5 dB。     

一种高速BiCMOS采样/保持电路的设计

给出了一种基于BiCMOS OTA的高速采样/保持电路。设计采用0.35μm BiCMOS工艺,利用Cadence Spectre进行仿真。当输入信号为242.1875 MHz正弦波,采样速率为500 MSPS时,该采样/保持电路的SFDR达到59 dB,各项指标均能达到8位精度。在3.3 V电源电压下的功耗为26 mW。该采样/保持电路已应用到高速8位A/D转换器的研制中,取得了很好的效果。     

采用环型运放的12-bit 40-MS/s采样保持电路设计实现

为了保证模数转换器转换速度和精度,本文基于0.18微米工艺,设计实现了一款应用于12-bit 40-MS/s流水线ADC前端的采样保持电路.所采用的环型结构运放,可以简化设计、且占用面积小;同时,采用绝缘体上硅工艺,可以消除栅压自举开关中开关管的衬偏效应,改善开关的线性度,提高采样保持电路的性能.采样保持电路面积是0.023平方毫米.测试结果表明：在1.5V供电电压下,采样保持电路功耗是3.5mW;在1MHz输入频率、40MHz采样频率下,该采样保持电路无杂散动态范围可以达到76.85dB,满足12-bit 40-MS/s流水线模数转换器应用需求.     

超过100dB SFDR的1．2V14位20M采样保持放大器

设计了适用于14位20M流水线型模数转换器的采样保持电路.该电路采用了伪差分嵌套增益增强CMOS运算放大器,该运放的增益在各个corner及温度下都高于130dB,从而保证了采样保持电路的精度.在TSMC 0.13μm CMOS工艺下,仿真结果显示,该采样保持电路能够达到高于100dB的SFDR,完全满足14位的精度要求.     

一种10位100MHz采样/保持电路的设计

描述了一种采用0.35μmBicmos工艺设计的全差分采样/保持电路,该电路采用全差分结构和辅助时钟设计以及在采样/保持电路中增加两个小电容,有效地减小了电荷注入的影响,同时通过时钟提升电路的设计,提高了采样速度.在Cadence的SPECTRE下仿真,结果表明该电路在3.3V电源电压、100MHz的采样频率下能稳定工作.     

0.25 μm CMOS工艺10位100MHz流水线型ADC设计

采用流水线结构完成了一个10位精度100MHz采样频率的模数转换器的设计.该模数转换器采用采样保持电路、8级1.5位和最后一级2位子模数转换器的结构,电路使用全差分和开关电容电路技术.芯片采用台积电(TSMC)0.25 μm CMOS工艺,电路典型工作电压为2.5V,在室温下,输入信号为5MHz,采样频率100MHz时信号噪声失真比为59.7dB.     

基于预充电和双采样技术的 S/H 电荷共享消除技术

针对开关电容采样/保持(S/H)电路中由负载电容记忆效应引起的电荷共享问题进行了建模.电荷共享效应会导致运放建立幅度增加,根据所推导的运放建立总公式,得出建立幅度增加会增大对运放功耗和带宽要求,或者降低建立速度.为改善该现象,基于预充电思想和双采样技术提出了一种优化方案,能在保持原 S/H 电路速度不变时,消除电荷共享效应对运放功耗和带宽的额外要求.仿真实现的12位100Msps 双采样/保持电路证明了其有效性.     

低电压低功耗CMOS采样保持电路

设计了一个用于流水线型模数转换器的低压采样保持电路。为降低采保电路中运放的功耗,本文采用了增益补偿的采样保持电路结构,从而用简单的低增益运放达到高精度的效果。并从运放输出建立时间的角度对其输入电流进行优化。为了提高精度,降低采样开关的电阻并减小非线性误差,设计了信号相关自举电压控制的开关。仿真结果表明在1．8V的电源电压下,达到10bit的精度和50Mbit的采样率,整个采保电路的功耗仅为2．3mW。     

基于新颖CCCⅡ的电流模式采样保持电路设计

设计了一种新颖的第二代电流控制电流传输器（CCCⅡ）.该模块电路采用了CMOS复合管构成的跨导线性环结构,并通过外加偏置电流IB的方法来控制CCCⅡ X端的寄生电阻RX.当偏置电流源IB=10μA时,X端的寄生电阻RX=2.16kΩ,与理论值的误差只有1.32%.基于提出的CCCⅡ实现了一种电流模式的采样保持电路.基于TSMC 0.18μm CMOS工艺,采样时钟频率为100MHz时,该采样保持电路对正弦电流信号采样保持有着很高的采样精度,其正确性通过PSPICE的仿真结果得以验证.     

一种新型双采样CMOS采样保持电路

应用改进的双采样技术设计了一个标准CMOS模拟工艺下、采样率为80MHz的采样保持电路.应用单一时钟控制采样以消除两相采样的不匹配;采用时钟控制的双输入端运放以消除存储效应并消除大部分失调;采用栅压自举的采样开关以减小非线性失真.仿真结果表明,在2.5V电源电压下,当输入信号频率为37MHz时,采样保持电路可获得11bit的精度,消耗13mW的功耗.     

the Good,the Bad and the Ugly

《Sat Magazine》,2012年11月刊对于当红的有效载荷商业搭载(Hosted Payload)业务,由十余家知名航天企业组成的"有效载荷搭载联盟"(HPA)显然颇具发言权。在最新一期Sat Magazine杂志上,HPA的代表撰文细数了有效载荷搭载业务最近面临的"善、恶、丑":"善"——美国总统奥巴马在向国会提交的2013财年预算申请中为与有效载荷     

唯产业是根唯亮点是本--回眸"中国信息安全战略与趋势"高层研讨会4年之履

引言四季轮回,大自然总是不偏不倚地遵循着这一守则,使人类感受着异样的景观和不断的期待。《信息安全与通信保密》杂志社感受自然恩泽的同时,也期盼着能为信息安全产业界带来四季如春的新意与生机。 二零零一年始办的“中国信息安全发展趋势与战略”高层研讨会已经走过了4个年头,承蒙主管领导、专家学者及广大安全企业和行业用户之关照与呵护,4年后的今天依然能够站在产业的前沿,架设各方之间的桥梁,领略产业风景。此心情不敢独有,现就产业发展之线,连贯研讨会4年的历程,与各方人士共飨。     

电磁脉冲参数对二极管击穿特性的影响分析

为研究电磁脉冲作用下p-n-n+型二极管的击穿及损伤情况,文中结合Si基p-n-n+型二极管,采用漂移—扩散理论结合热流方程,建立了二极管的二维电热模型。仿真结果表明,电压信号的上升时间和幅值对二极管是否击穿有直接影响,上升时间越短、初始偏压越高,则二极管越容易击穿。损伤及烧毁阈值随电压幅度的增加而升高,随上升时间的增加而降低。     

Comparing the Impacts of the Capillary and the Molded Underfill Process on the Reliability of the Flip-Chip BGA

In the assembly process for the conventional capillary underfill (CUF) flip-chip ball grid array (FCBGA) packaging the underfill dispensing creates bottleneck. The material property of the underfill, the dispensing pattern and the curing profile all have a significant impact on the flip-chip packaging reliability. Due to the demand for high performance in the CPU, graphics and communication market, the large die size with more integrated functions using the low-K chip must meet the reliability criteria and the high thermal dissipation. In addition, the coplanarity of the flip-chip package has become a major challenge for large die packaging. This work investigates the impact of the CUF and the novel molded underfill (MUF) processes on solder bumps, low-K chip and solder ball stress, packaging coplanarity and reliability. Compared to the conventional CUF FCBGA, the proposed MUF FCBGA packaging provides superior solder bump protection, packaging coplanarity and reliability. This strong solder bump protection and high packaging reliability is due to the low coefficient of thermal expansion and high modulus of the molding compound. According to the simulation results, the maximum stress of the solder bumps, chip and packaging coplanarity of the MUF FCBGA shows a remarkable improvement over the CUF FCBGA, by 58.3%, 8.4%, and 41.8% (66 $mu {rm m}$), respectively. The results of the present study indicates that the MUF packaging is adequate for large die sizes and large packaging sizes, especially for the low-K chip and all kinds of solder bump compositions such as eutectic tin-lead, high lead, and lead free bumps.      

澳洲插头产品的法规要求及标准解析

介绍了澳大利亚插头产品的法规要求及插头的型式、尺寸、参数和测试要点,分析了插头的电流额定值和配线之间的关系,强调了插销绝缘套的要求。对重要的试验项目,如弯曲试验、插销绝缘套的耐磨试验、温升试验、高温压力试验进行了说明。     

3G中移动台主呼接入过程中安全问题分析

本文对当前3G反向链路呼叫及通话过程中的安全问题做了分析,并分别从MS和BS相互之间的AKA、信令完整性保护和数据保密、入侵检测等进行了讨论。另外,在讨论中适当地将安全与移动性管理相结合,并根据实际应用中的安全问题提出了一些新的设想和解决的方法。     

宇航元器件应用验证指标体系构建方法研究

通过分析宇航元器件应用验证指标体系的特点,建立了一套面向宇航元器件应用验证的指标体系构建方法,该方法分别应用专家遴选系统、头脑风暴法和德尔菲法,解决了宇航元器件应用验证指标体系构建中的专家遴选、因素识别和指标体系构建问题。最后,应用该方法建立了宇航元器件应用验证综合评价指标体系基本结构。     

乙未岁风好正扬帆

送走驰骋追梦的马年,迎来了风好正扬帆的羊年.羊祥开泰千家喜,春满神州万物荣.值此辞旧迎新之际,《印制电路信息》杂志社的全体工作人员怀着诚恳的感恩之心,向在印制电路行业各个岗位上为把行业做大更要做强奉献自己的才智、孜孜不倦地工作、默默奉献的印制电路同仁一年来对《印制电路信息》报刊的关注、出谋划策、陪伴和支持表示衷心感谢!