高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

多核处理器降低功耗技术综述

随着芯片集成度越来越高,处理器功耗已经和性能、时钟频率、芯片尺寸共同成为衡量一个处理器优劣的最主要标准。传统的降低功耗的技术都是针对功耗本身,即动态消耗和静态消耗,针对动态消耗的有多元供能电压技术（Multiple Supply Voltage）、动态电压调节技术（Dynamic Voltage Scaling）和基于时钟信号的技术,针对静态消耗的有通道长度调整技术（Channel Length Scaling）、寄存器锁存技术和能量选通技术（Power Gating）。近两年从处理器结构和算法角度思考降低功耗逐渐成为热点,在未来一段时间将成为研究的主要方向。     

采用同步分析的零延迟GRLS通信机制

全局异步局部同步(GALS)与频率调整相结合能够有效地降低动态功耗.针对频率切换以及跨时钟域传输开销会损害芯片性能的问题,提出一种基于计数器的分频方法.该方法根据计数结果生成分频后的时钟沿,并在此基础上建立了一个全局比例同步局部同步(GRLS)的通信机制.GRIS利用2个时钟的频率及相位关系实现了零延迟的跨时钟域传输,并引进同步电路分析方法来保证其正确性和健壮性；GRIS不会对原有的时钟设计做任何改变,频率切换可以在一个周期内完成,且面积功耗开销可以忽略不计.最后通过基于GRLS建立的存储系统证明了该机制的高效性.目前GRLS已经成功地应用于一款商业SoC.     

基于系统管理核的龙芯睿频方法

针对龙芯处理器调节自身电压会影响CPU负载的正常运行, 导致处理器无法运行在高压下进而影响高频的稳定运行问题, 提出一种基于系统管理核(system management controller, SMC)的睿频方法, 充分利用系统管理核实时监测并动态调节处理器核的电压和频率. 同时, 为保证系统管理核程序运行的实时性以及其与处理器核之间的快速通信, 在其系统程序中搭载RT-Thread实时操作系统并设计“Service Request”核间通信协议; 结合动态调频调压模块和自动化温度控制模块, 实现系统管理核对处理器核频率、电压与温度的统一管理. 龙芯3A4000处理器的实验数据表明, 该方法有效且可靠, 处理器在整体功耗增加了25.5%的情况下, 综合性能提升最高可达34.2%.     

同步数字系统时钟分布及偏斜补偿技术研究

本文从时钟系统的两个主要参数——时钟偏斜和抖动对系统性能的影响入手,对现有的高性能VLSI同步数字系统中的时钟分布网络和偏斜补偿技术进行了研究和分类,并从体系结构、偏斜补偿的精度、抖动、功耗以及实现的难易度等方面对各种补偿技术进行了比较和分析。     

异构多核系统中跨时钟域的解决方法

随着集成电路的集成度与性能的不断发展,芯片的功耗问题已经变的十分严重,功耗带来的挑战日益突出。异构多核动态调频架构是目前研究低功耗的主流方向。SOC系统当中同一时刻只有一个处理器能够控制总线,其它处理器则处理等待状态,异构多核动态调频架构能够通过降低不控制总线的处理器频率来达到降低功耗的目的。异构多核领域的处理器和总线跨时钟域解决方案,此方案在国内属于首次提出,可以运用在异构多核动态调频(DFS)架构当中。目前手持终端设备越来越强调功耗的重要性,因此异构多核领域的处理器和总线跨时钟域解决方案将有非常好的应用前景。该方案通过在处理器和AMBA总线之间添加FIFO以及一些复杂的算法,达到消除亚稳态和正常通信的目的。最终,通过仿真发现任意调节处理器的工作频率都能满足传输协议。证明该方案能在异构多核动态调频架构中运用。     

一款0.16 mm2基于180 nm CMOS采用全局去偏斜的半速率8×2.5 Gb/s时钟转发架构接收机

在时钟转发架构的高速有线通信接收机中,需要去偏斜电路实现时钟与数据之间的最佳采样关系,并保证多路数据的同步。本文提出了一种全局去偏斜方案,仅采用一路数据与时钟进行对齐,并通过时钟延时匹配与分布技术实现多路数据同步,减小了各通道独立去偏斜方案带来的功耗与面积开销。所提出的接收机由8路数据通道、1路半速率转发时钟通道与基于延迟锁定环路的全局去偏斜电路构成。基于180 nm CMOS工艺,在2.5 Gb/s数据率下,可去除输入时钟与数据任意偏斜,得到位于数据中心的采样相位,同时具有时钟占空比校准能力。在1.8 V电源电压下,所提出的接收机总功耗为187 mW,总面积为0.16 mm²,对比各通道独立去偏斜方案,功耗和面积开销分别节约了45.2%与62.8%。     

片上实时功耗监控与估测的分析设计

为了给操作系统提供实时的芯片热点和功耗统计信息,以便进行快速、准确的实时功耗管理,基于龙芯2号处理器核,提出一个基于门控时钟统计的实时功耗监控系统.通过记录处理器门控时钟的翻转信息来获得芯片热点分布状态,并使用在芯片设计流程中由门级网表仿真而建立的功耗模型进行硬件计算,最终获得向操作系统提供的实时功耗数据.文中提出的实时功耗监控系统具有硬件集成、结构无关、快速、自身开销小、对处理器性能影响小、准确性高等优点.实验结果表明,将该实时功耗监控系统应用在FPGA平台上的功耗估测速度比传统仿真速度提高近40倍,精确度与Synosys公司的EDA工具测量相比可以保持在5%以内.     

自动门控时钟技术在聚芯SoC1000C中的应用

针对SoC中时钟网络的自动门控时钟技术进行应用方法的研究,主要以聚芯SoC1000C的CPU核为基础,通过对其内部时序逻辑特点的分析,提出以精确可靠的时序分析为基础的时钟网络设计方案,从而在不增加物理设计复杂度的情况下大大降低SoC的时钟功耗,同时达到改善时序性能和芯片面积的效果。     

面向高性能计算的众核处理器轻量级错误恢复技术研究

随着半导体技术进步,单个芯片上集成大量核心的众核处理器已经广泛应用于高性能计算领域.相比多核处理器,众核处理器能提供更好的计算密度和能效比,但同时也面临越来越严重的可靠性挑战.需要设计高效的处理器容错机制,有效保证课题运行效率的同时不带来较大的芯片功耗和面积开销.在一款自主众核处理器DFMC(deeply fused and heterogeneous many-core)原型基础上,根据核心上运行的应用程序是否具有关联性特征,提出并实现了面向众核处理器的独立和协同2种轻量级错误恢复技术.其中,协同恢复技术由集中部件进行管理,通过协同恢复总线互连,出错时将与错误相关联的多个核心快速回卷到正确状态.2种错误恢复技术中,保留和恢复过程均通过定制的指令实现,恢复所需要的信息保留在运算核心内部,以保证对课题性能的影响最小化.实验表明,通过上述技术只增加了1.257％的芯片面积,可解决自主众核处理器约80％的瞬时错误,且对课题性能、芯片时序和功耗影响很小,可有效地提高众核处理器的容错能力.     

基于STM32F407的时钟同步系统的实现

随着电力系统复杂程度的提高,智能化变电站对系统内各节点时钟同步精度的要求越来越高;IEEE1588 精确时钟同步协议的应用使得系统内时钟同步精度达到纳秒级别;文章对IEEE1588时钟同步的原理进行了分析,设计了基于STM32F407处理器的时钟同步系统;介绍了本地时钟向量调节与频率调节两种时钟调节方式;最后测试主从时钟同步精度,结果表明同步精度在200 ns以内,满足智能变电站对系统内时钟同步精度的要求。     

动态功率管理技术研究

随着工艺技术的缩减,功耗问题日益严重,低功耗优化技术成了当前研究的一大重点.对处理器的功耗优化可以从设计过程、运行过程和空闲状态来考虑.本文重点研究了处理器在运行时的功率管理技术,即动态功率管理技术.它主要包括动态电压缩减DVS (Dynamic Voltage Scaling)和动态阈值电压缩减DVTS (Dynamic VTH Scaling)的方法,其中DVTS又是通过对衬底偏压的调整来实现阈值电压的调制的.本文重点研究了这两种技术的原理和实现结构,并分析了它们目前的研究和应用.     

基于时钟同步技术在数据采集系统中的应用

介绍了一种系统时钟信号同步设计。为了提高系统时钟同步技术以及系统的可靠性,以现场可编程阵列（FPGA）代替传统的处理器为控制核心,采用锁相环（PLL）和Verilog硬件描述语言进行设计,达到复位实现时钟同步目的。实践证明,该设计运行稳定,可靠性强,适合在高速工作时钟下工作。     

基于锁相环的时间同步机制与算法

在讨论计算机时钟分析模型的基础上,分析和总结已有的时间同步机制的特点,提出了一种低能耗单向广播校正同步机制,同时进行时钟偏移补偿和漂移补偿,并基于传统的锁相环(phase locked loop,简称PLL)原理设计了同步算法.为了避免实现过程中额外的硬件开销,开发了一种简洁的数字锁相环.最后,在Mica2实验平台上对所设计的同步机制与算法进行了验证,并与已有的典型算法进行了性能比较.     

低功耗、高性能RISC-Ⅴ处理器的研究与设计

针对嵌入式物联网设备对处理器小面积、低功耗、高性能的需求,提出一种顺序发射、乱序执行、乱序写回的三级流水线结构,设计了一款基于开源RISC-Ⅴ指令集的32位低功耗高性能处理器,支持RISC-Ⅴ基本整数运算、乘除法指令集,采用WFI休眠指令与时钟门控技术实现休眠模式.在VCS环境下验证了处理器的逻辑功能,通过SMIC 110 nm工艺库在DC环境下完成了逻辑综合,得到了处理器功耗为0.21 mW,面积开销为20.5k个逻辑门,最后通过运行Core Mark跑分程序测试处理器性能,指令执行速度为2.54 CoreMark/MHz.验证结果表明,本设计同时兼顾了处理器功耗与性能,可以很好地应用于小面积、低功耗、高性能的嵌入式场景.     

基于NiosⅡ软核的工业以太网精确时钟同步的实现

介绍了基于NiosⅡ嵌入式软核处理器的工业以太网设备间精确时钟同步的设计与实现.利用Altera公司的Nios Ⅱ处理器,添加片内外设和存储器以及与片外存储器和外设相连的接口,通过SOPC(可编程片上系统)技术嵌入到FPGA芯片中形成Nios Ⅱ处理器系统硬件平台;软件部分移植uC/OS-Ⅱ作为操作系统,Lwip(轻量级TCP/IP协议)处理网络协议,在应用层上实现状态转换、同步报文处理和精确时钟算法.测试结果表明时钟同步精度高,并且最终在一个工业以太网实验平台上进行了长期的实际运行,系统稳定性良好.     

基于高性能锁相环的频率控制系统

锁相环(PLL)是一个闭环频率和相位自动控制系统,锁相的目的在于通过反馈调节使输出信号相位锁定或跟踪输入信号的相位变化,其结果是使相位误差尽量地小。根据频率与相位的变换关系,在相位差固定的情况下,频率差为零,因此锁相环可以实现二个信号相位同步,频率相同。高性能的锁相环频率控制系统在现代工业自动化、国防高精尖科技等领域有着越来越广泛的应用,其设计的合理性直接决定整个系统的精度。     

模型指导的多维GPU软件低功耗优化方法

作为众核体系结构的典型代表,GPU(Graphics Processing Units)芯片集成了大量并行处理核心,其功耗开销也在随之增大,逐渐成为计算机系统中功耗开销最大的组成部分之一,而软件低功耗优化技术是降低芯片功耗的有效方法.文中提出了一种模型指导的多维低功耗优化技术,通过结合动态电压/频率调节和动态核心关闭技术,在不影响性能的情况下降低GPU功耗.首先,针对GPU多线程执行模型的特点,建立了访存受限程序的功耗优化模型;然后,基于该模型,分别分析了动态电压/频率调节和动态核心关闭技术对程序执行时间和能量消耗的影响,进而将功耗优化问题归纳为一般整数规划问题;最后,通过对9个典型GPU程序的评测以及与已有方法的对比分析,验证了该文提出的低功耗优化技术可以在不影响性能的情况下有效降低芯片功耗.     

基于big.LITTLE架构的多目标功耗自适应控制方法

针对移动计算系统功耗约束条件时常变动,以及动态电压频率调节无法有效克服静态功耗导致的能量损失等问题,提出一种多目标功耗自适应控制方法。根据实时功耗约束制定调核策略,确定处理器核类型及数量,结合操作系统线程亲和性、进程迁移与处理器热插拔完成处理器核的开启、关闭及负荷管理,实现功耗自适应。在典型多核应用MapReduce模型Phoenix与可变形部件模型上的实验结果表明,该方法能够按需调度核类型及数量来完成计算任务,与传统功率恒定系统相比,执行时间与能耗平均减少60.91%和48.54%,有效提高目标系统能效。     

MPEG的同步机制及其时序时钟恢复

本文介绍了基于时间戳的MPEG同步机制及其时序时钟的恢复方法,着重介绍了锁相环同步的时序时钟恢复方法,并提出了建立全局时钟的设想。