一种SPM周期准确功耗模型分析与实现

功耗问题是限制嵌入式设备发展的瓶颈之一。嵌入式系统中,为了降低嵌入式处理器的整体功耗,使用SPM（Scratch-Pad Memory）部件来替换cache部件。提出了一个SPM周期准确功耗模型。模型通过扩展SimpleScalar模拟器模拟程序执行时对SPM的访问,获得电路输入状态,并利用集成到模拟器中周期准确的SPM功耗模型计算SPM功耗,模型克服了电路级模型可扩展性较差的缺陷,通过在SimpleScalar中配置相关参数,模拟不同大小和结构SPM的功耗。实验表明模型能够准确模拟SPM功耗（误差不超过10%）。对SPM低功耗设计和优化具有一定的指导意义。     

一种基于随机采样的SPM管理机制

嵌入式系统对于功耗和面积具有很高的要求.便签存储器(scratchpad memory,SPM)与同等容量Cache相比具有能耗低、片上面积小等优点,现已成为嵌入式处理器中广泛采用的片上存储器.高效的SPM管理策略对于降低系统功耗具有重要意义.传统的SPM管理策略通过编译器采用软件方式进行.随着移动设备及网络互联设备的发展,嵌入式程序的部署方式已趋于多样化,致使传统基于程序特征分析(profiling)的SPM管理方式在某些方面存在局限.提出了一种软硬件结合的基于随机采样(random sampling)的动态SPM管理策略,通过实时监控程序访存特征等手段在运行时动态预测核心工作集(core working set).该方法区别于传统方法之处在于无需依赖profiling信息和编译器进行SPM管理,而通过跟踪程序运行时访存动态特征指导SPM管理.实验表明,该方法可以充分发挥SPM在功耗、面积等方面的优势;通过与一种经典的SPM管理策略相比,所提出的方法在保证系统性能不降低的前提下,提高了SPM管理的灵活性、通用性.     

一种简便的栈式片上内存动态管理方法

受功耗、面积的限制,高性能众核处理器倾向于将片上SRAM组织成SPM这种非Cache形式,与片外主存构成多级存储架构。这种存储架构需要软件显式管理应用程序中的数据存储和传输。为此,本文提出了一种简便的栈式片上内存动态管理方法。该方法首先选择应用程序中可进行访存优化的数组变量,分析这些数组变量的生存周期,根据生存周期相干情况提出一种栈式的动态片上内存管理方法,将更多的数组变量动态存储在片上内存中,同时结合数组变量的优化收益评估将那些访存密度高的变量有限布局在片上内存中。实验结果验证了该方法的有效性。     

SPM结构上冗余读延迟写优化的设计与实现

随着微处理器架构的发展,将片上SRAM组织成SPM这种软件管理的非cache结构成为众多处理器的选择。SPM结构的特点是实现简单,访问延迟低、带宽高。要有效利用有限的片上SPM空间提升程序性能,必须由用户显式进行数据的布局和传送,或者由编译器进行高效的自动访存优化。冗余读延迟写优化从循环中多个主存访问之间的关联性出发,自动进行了数据传送和缓存优化,提高了SPM上的数据重用率。经过测试,可以有效提升程序性能。     

面向众核多级访存资源的静态数据布局优化模型

受功耗、面积的限制,高性能众核处理器倾向于将片上SRAM组织成SPM这种非cache形式,与片外主存构成多级存储架构.这种存储架构需要软件显示管理应用程序中的数据存储和传输.为此,提出了一种众核多级访存资源的静态数据布局优化模型.该模型首先选择应用程序中可进行访存优化的数组变量,对这些变量进行优化收益的评估,然后建立一个类0-1背包优化问题的目标模型,最后针对该优化模型提出了一个实用的近似算法.实验结果验证了该模型的有效性.     

嵌入式GIS系统的低功耗设计

由于嵌入式GIS系统被广泛地应用于移动性较强的设备,因此功耗成了一项重要的技术指标.本文系统地描述了对嵌入式GIS系统进行低功耗设计的方法.本文将功耗分为硬件功耗和软件功耗,其中软件低功耗设计是个新的领域.本文采用按需转换处理器状态、优化编译器、按需分层调入GIS数据、优化关键算法和压缩栅格数据等方法从软件角度降低系统功耗.     

面向嵌入式多核系统的可共享多通道便签存储器设计与实现

嵌入式多核系统性能提高的关键在于灵活的存储体系.文中提出并设计实现了一种可共享多通道便签存储器,所设计存储器可作为嵌入式多核系统中的共享存储器使用.该存储器采用模块化设计方法,利用多体交又的连接方式提高存储器带宽并提供两种访问模式.其中私有访问模式对非本地SPM通道的写禁止降低了存储一致性的维护开销.实验结果表明,与Cache存储器相比,该存储器应用于嵌入式多核系统可以提高程序运行性能约6%,节省约48%的功耗.     

嵌入式ATA主机控制器IP核设计

针对嵌入式应用需求,设计了一个ATA主机控制器的IP核,给出了其体系结构和核心模块的设计;通过数据宽度转换避免因读写控制信号延迟造成的数据溢出,以两级串行结构解决了写命令中数据建立时间紧张问题,采用门控时钟机制降低了设计功耗;仿真实验和后端验证结果表明,主机控制器IP核能够稳定地工作在所提供的嵌入式应用环境中,接口数据传输速率可达到33.1 MBps;该IP核严格遵循ATA/ATAPI-7协议,面积小,功耗低.具有作为片上资源或者处理器外围电路集成到嵌入式系统应用中的灵活性.     

嵌入式处理器微内核低功耗设计*

针对嵌入式处理器微内核的结构特点,结合32位微处理器"龙腾C1",提出了一种微内核的低功耗设计方法.在体系结构层次上,分别从微操作ROM、微堆栈和微操作编码几个不同角度出发,对嵌入式处理器的微内核进行了功耗优化设计.在几乎不影响速度和面积的前提下,微内核的功耗有19%的降低.     

基于SOPC的任意波形发生器的设计

提出了一种基于Altera公司的SOPC(可编程片上系统)& NiosⅡ嵌入式软核处理器技术的一种任意波形发生器的设计;以此设计的波形发生器具有波形记录与回放功能,能实现两路可调相位差的任意波形输出;该系统主要包括NiosⅡ主控模块、存储器模块以及各外设的控制模块;实验结果表明,该系统具有体积小、功耗低、数据处理速度快以及可靠性高等特点。     

利用虚存管理的思想实现基于SPM的动态能耗优化机制

当代高性能SoC通常引入对程序员透明的片上Cache作为对主存数据的缓冲。然而传统数据Cache受制于其容量与组关联度,因此常出现冲突的问题。本研究通过新引入的、与数据Cache共存的另一款片上存储器SPM来消除这部分冲突。我们提出了一种由MMU管理的、Cache与SPM共存的片上存储器架构。利用虚存管理的思想,将虚拟上连续、物理上离散的程序地址空间段通过的异构片上存储器进行缓冲,从而将容易引起数据Cache冲突的页,在程序执行的过程中重定位到SPM,最终得到了能耗和性能上的收益。     

嵌入式视频解码器运动补偿的数据布局优化

针对数字信号处理器的片上存取结构特点,提出了一个优化视频解码运动补偿过程数据布局的方案。在片上便签式存储器(SPM)中设置一个乒乓缓冲存储区用于保存运动补偿所需的数据。在对当前宏块进行运动补偿的同时,预取后续运动补偿所需的数据替换其中不再使用的数据;同时,通过数据索引算法获得运动补偿所需的数据的地址,从而实现数据处理与数据存取的并行流水优化。基于TMS320DM642处理器的实验结果表明,优化后MPEG-4视频解码器的解码速度平均提高了6.7%,整个解码过程中DM642的片上二级缓存的能耗平均降低了18.5%。由此可见,对运动补偿过程进行数据布局优化确实可以提高解码性能并降低能耗。     

基于ARM与DSP的指纹识别系统通信设计

在双核的嵌入式处理系统中,主处理器与从处理器之间如何进行有效的通信显得极为重要。该方案以嵌入式指纹识别系统为载体,介绍了ARM与DSP的通信设计,给出了硬件连接图和其驱动程序的部分关键代码。该方案充分利用DSP的HPI接口功能实现了主机ARM实时读/写DSP片内任意存储单元的内容,完全满足嵌入式系统对实时性的要求。     

嵌入式处理器中访存部件的低功耗设计研究

以“龙芯1号”处理器为研究对象,探讨了嵌入式处理器中访存部件的低功耗设计方法.通过对访存部件的结构、功耗以及关键路径进行分析,利用局部性原理,提出一种根据虚拟地址历史记录进行判断的方法,可以显著减少TLB和Cache对RAM块的访问次数,使得TLB部件功耗平均降低了28.1%,Cache部件功耗平均降低了54.3%,处理器总功耗平均降低了23.2%,而关键路径延时反而减少,处理器性能略有提高.     

基于片上系统的可重构数控系统研究

为适应柔性化制造的发展趋势,提出了一种基于可编程片上系统的机床数控系统设计方案,使得数控系统可以按需重构;首先给出了嵌入式数控系统的总体硬件设计,接着说明了可编程片上系统(SOPC)的内部架构设计和Nios II软核处理器具体配置,实现MCU、DSP和用户逻辑在一片FPGA芯片上的集成;最后设计了数控系统的重构方案并在EP2C50芯片上进行了重构实验,共有9,963,392bit重构数据,在20MHz时钟下整个重构周期耗时748毫秒,能满足数控机床使用中的现场实时重构要求。     

基于S3C44BOX的低功耗移动采集终端设计

在嵌入式移动设备设计和使用中,系统的功耗是一项非常重要的性能指标.高效的低功耗设计能降低系统功耗,延长系统的待机时间和电池使用寿命.实现系统功耗的最小化,对于任何一种嵌入式设备都有很重要的意义.为实现这一目的,需要在硬件设计和软件设计两方面综合考虑.叙述了在基于ARM7内核的CPU-S3C44BOX上实现低功耗设计的办法,并应用于已完成的移动数据采集终端设计中.实践证明,系统空闲时间的功耗得到大幅度降低,待机时间延长.     

低功耗动态可配置Cache设计

在现代的微处理器设计中,Cache(高速缓冲存储器)在决定整个微处理器的性能方面起着关键性的作用。同时,作为微处理器的关键部件,它消耗的功耗是微处理器的主要功耗之一。尤其是在嵌入式领域,研究表明Cache所消耗的能量可以占到整个微处理器的50%。因此,降低Cache的功耗可以有效地降低处理器的整体功耗。以"龙腾R2"微处理器为研究对象,以低功耗为出发点,介绍了一种动态可配置Cache的设计方法。实验表明,该低功耗可配置Cache有效的地降低了微处理器的整体功耗,且提高了性能。     

基于S3C44B0X的低功耗移动采集终端设计

在嵌入式移动设备设计和使用中,系统的功耗是一项非常重要的性能指标。高效的低功耗设计能降低系统功耗,延长系统的待机时间和电池使用寿命。实现系统功耗的最小化,对于任何一种嵌入式设备都有很重要的意义。为实现这一目的,需要在硬件设计和软件设计两方面综合考虑。叙述了在基于ARM7内核的CPU-S3C44B0X上实现低功耗设计的办法,并应用于已完成的移动数据采集终端设计中。实践证明,系统空闲时间的功耗得到大幅度降低,待机时间延长。     

小波滤波器低功耗并行的VLSI结构设计

提出一种基于行和提升算法,实现JPEG2000编码系统中的小波正反变换(discretewavelettransform)的低功耗、并行的VLSI结构设计方法·利用该方法所得结构一次处理两行数据,分时复用行处理器,使行处理器内以及行、列处理器实现并行处理,且最小化行缓存·对称扩展通过嵌入式电路实现,整个结构采用流水线设计方法优化,加快了变换速度,增加了硬件资源利用率,降低了功耗,效率几乎达到100%·小波滤波器正反变换结构已经经过FPGA验证,可作为单独的IP核应用于正在开发的JPEG2000图像编解码芯片中·     

基于预缓冲机制的低功耗指令Cache

为降低微处理器中片上Cache的能耗,设计一种基于预缓冲机制的指令Cache。通过预缓冲控制部件的预测,使处理器需要的指令尽可能在缓冲区命中,从而避免访问指令Cache所造成的功耗。对7个测试程序的仿真结果表明,预缓冲机制能节省23.23%的处理器功耗,程序执行性能平均提升7.53%。