电力电子装置通讯电路的研究

研究了一种简化电力电子装置通讯电路的方案,将控制器和驱动电路之间多路并行信号转化成串行信号,并且在一台单相逆变器上进行了实验验证,使逆变器得到了很好的输出波形.     

基于FPGA的UART模块的设计

为了实现计算机与基于FPGA图像处理系统的数据通信,这里用FPGA设计了一款简易通用异步收发器(UART)模块.UART的主要功能是实现数据处理模块与RS 232串行数据接口之间的数据转换,即将送过来的并行数据转换为输出的串行数据流,由数据处理模块传送给计算机,还可以将串行数据转换为并行数据,供数据处理模块使用.为了简化电路设计,减少电路面积,这里省略了UART系统中的奇偶检验模块.     

I/O扩展芯片GM8166的原理与应用

本文介绍了成都国腾微电子有限公司推出的I/O扩展芯片GM8166的功能和特点,通过实例说明该芯片的使用方法.该芯片提供32位双向I/O口,与MCU接口简单,具有成本低、省PCB面积、速度快等优点.     

I／O口不足时的多路DAC设计

文章讲述了用LED驱动器MAX7219作为串行输入/并行输出接口电路的设计,解决了在多路DAC模拟输出系统中单片机I/O口资源不足的问题,同时给出了电路原理图和部分程序。     

基于CMOS工艺的AES高速接口电路设计

为提高AES加密电路的数据吞吐量,采用0．6μm CMOS工艺设计了输入接口单元电路。该接口电路接收串行的高速数据流,经过串并转换后,输出128路低速并行数据流。CMOS互补逻辑结构降低了电路的功耗。手工版图布局优化了芯片面积,降低了研究成本。     

一种全CMOS工艺吉比特以太网串并-并串转换电路

本文介绍了一种单片集成的吉比特以太网串并－并串转换电路。在芯片中，模拟锁相环产生1．25GHz高速时钟（当芯片用于光纤网络，时钟速率就为1．06GHz)，同时一个10到1多路选择器完成并行数据到串行的转换。在接收端，差分输入信号依次经过均衡电路、双端－单端转换电路转换成数字信号。同时，数据和时钟提取电路提取出时钟，并将数据重新同步。最后，串并转换电路完成串行－并行转换和字节同步。实验芯片采用0．35μmSPTM CMOS工艺，芯片面积为1．92mm^2，在最高输入输出数据波特率条件下的功耗为900mW。     

一种高速并串转换控制电路设计

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据.设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环(PLL)实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号(LVDS)接口电路输出.该芯片通过0.18 μmCMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW.     

基于FPGA的高速串并/并串转换器设计

在数字通信系统的数据传输中,多数通信数据为串行方式,而大多数处理器要求数据以并行方式存储和处理,所以经常需要将串行传输的数据变换成并行传输,或者将并行传输的数据变换成串行传输,这时就需要串并/并串转换器。在此介绍了串并/并串转换器基本原理,并通过QuartusⅡ仿真平台进行仿真验证,最后下载到FPGA芯片EP1K30QC208-2实现了串并/并串转换器的设计,仿真及实验结果表明采用此设计方案是可行的。     

可编程并行I/O接口芯片8255A

<正> 一个微型计算机系统的构成必须包括接口电路,因为CPU要通过接口电路与外围设备如键盘、打印机、显示器等相连接。并行输入/输出(I/O)接口是计算机与外部交换信息的主要通道,也是进行系统扩展所必需的。并行输入/输出接口的最基本的特点是在多根数据线上以字节(字)为单位与I/O设备或被控对象传送信息。打印机接口,A/D、D/A转换接口,控设备接口等都是并行I/O接口。与此对应的有串行接口,它一根线上以数据位为单位与I/O设备或通信设备传送信,CRT、调制解调器接口等属于串行I/O接口。因此,并行口的“并行”含义不是指接口与系统总线一侧的并行数据线,而是指接口与I/O设备或被控对象一侧的并行数据线。并行口适应用于近距离传送的场合。由于各种I/O设备和被控对象多是与并行数据线相接的,因此用并行口来组成应用系统很方便。     

基于130 nm CMOS工艺的5 Gbit/s 10:1并串转换芯片

介绍了一种基于GSMC 130 nm CMOS工艺的高速率低功耗10:1并串转换芯片。在核心并串转换部分,该芯片使用了多相结构和树型结构相结合的方式,在输入半速率时钟的条件下,实现了10路500 Mbit/s并行数据到1路5 Gbit/s串行数据的转换。全芯片完整后仿真结果显示,在工作电压(1.2±10%)V、温度-55~100℃、全工艺角条件下,该芯片均可正确完成10:1并串转换逻辑功能,并输出清晰干净的5 Gbit/s眼图。在典型条件下,芯片整体功耗为25.2 mW,输出电压摆幅可达到260 mV。     

基于I2C总线的I／O口扩展设计

由于传统的NI—DIO驱动板卡能够驱动的I／O口数量比较有限,一般只应用在测试通道数比较少的实验场合。而在一般的大型环境试验中,要求能对多个产品同时测量。如果使用传统的DIO板卡测试,就会出现测量通道数量不够的情况。针对此类问题,提出了运用单片机与I／O扩展芯片PCA9554／A采用I2C通信进行I／0扩展,上位机采用LabVIEW编程,界面友好、操作方便,在环境实验中起到了良好效果。     

基于ARM的大容量并行通信数据采集处理系统

针对大规模芯片测试中对数据采集高精度、高速率、大容量的要求,文中提出了一种基于ARM的大容量并行通信数据处理系统设计方案。该系统以STM32F767作为主控芯片,六通道的AD7656芯片作为模拟数字(A/D)转换芯片,芯片间采用并行通信,实现了多个通道并行模数转换,通过扩展SDRAM,实现了大容量数据存储。文中介绍了硬件设计、工作原理以及软件编程的实现方法,最后以安捷伦B1500A半导体分析仪为参照,通过直流测试和交流测试验证了系统的测试精度和可靠性。结果证明,该系统可实现32MB的数据存储,经过校准后电压测试精度可以小于0.5mV,电流测试精度可以达到1μA。     

基于ADSP-TS201S的数字信号处理器设计

简要介绍DSP芯片ADSP-TS201S的结构和性能以及它的特点,并以此为基础简述利用ADSP-TS201S构成多DSP并行处理系统的原理和方法,且给出一种模块化的双通道(和/差两路)数字信号处理平台的原理框图.     

基于SPI协议的新型高速ADC芯片配置

基于SPI的新型高速模数转换器（ADc）芯片的配置,重点是利用FPGA根据中行外围接口（SPI）协议配置ADC芯片,通过“串并转换”,将ADC内部6个32bit寄存器数据串行移入,实现3GSPS数据采样。首先介绍了SPI协议和芯片的相关信息,接着给出实现高速ADC配置的详细流程及Verilog源代码、DSP控制的C语言源代码。利用该设计对多片高速ADC并行采集进行了成功实践。     

可编程PSoC的构成及其系统设计

将微控制器或DSP核、存储器、逻辑电路、I／O接口及其他功能模块综合在一颗芯片上，这样的系统解决方案，称之为片上系统SoC，SoC已经在各个领域得到了广泛的应用。由于处理器和存储器的可编程能力，使得这种以CPU为核心的解决方案具有很强的灵活性和可修改能力。在一个系统中．外设和I／O接口通常在设计时就琦定，相对的改变较小。相对于系统的其他部分而言，模拟电路部分的可编程能力是最小的。本文讨论的是Cypress公司的可编程片上系统PsoC的基本构成及其系统的设计。他在数字可编程的同时还具备有模拟电路的可编程能力。     

Fully Integrated AC Coupled Interconnect Using Buried Bumps

Presented is the complete demonstration of an assembled system using AC coupled interconnect (ACCI) and buried solder bumps. In this system, noncontacting input/output (I/O) are created by using half-capacitor plates on both a chip and a substrate, while buried solder bumps are used to provide power/ground distribution and physical alignment of the coupling plates. ACCI using buried bumps is a technology that provides a manufacturable solution for noncontacting I/O signaling by integrating high-density, low inductance power/ground distribution with high-density, high-speed I/O. The demonstration system shows two channels operating simultaneously at 2.5 Gb/s/channel with a bit error rate less than 10^-12, across 5.6 cm of transmission line on a multichip module (MCM). Simple transceiver circuits were designed and fabricated in a 0.35 -mum complementary metal-oxide-semiconductor (CMOS) technology, and for PRBS-127 data at 2.5 Gb/s transmit and receive circuits consumed 10.3 mW and 15.0 mW, respectively. This work illustrates the increasing importance of chip and package co-design for high-performance systems.     

Low-Power Small-Area Digital I/O Cell

A novel low-power and small-area digital I/O cell is proposed in this work. The new input/output (I/O) cell drastically reduces the I/O power consumption, which has been considered as the major power dissipation of the whole chip. The maximum operating clock is 500 MHz given a 10-pF offchip load. On top of the power saving feature, the proposed cell occupies merely$10535.2=4167.45 ( transmitter)$$+6367.8 ( receiver) muhbox m^2$which is far less than any prior commercially available I/O and low-voltage differential signaling I/O cells. Physical measurements of the proposed I/O cells show that the delays of the transmitter and the receiver are 1.1 and 1.8 ns, respectively. The largest power/bandwidth of the proposed design is 38.9$mu hbox W/MHz$when transmitting.     

An improved OCDMA/OCDMA scheme based on displaced orthogonal user sets

We introduce a new type of OCDMA/OCDMA for oversaturated channels, by displacing in time the orthogonal signature sets of the users. A displacement by an integer multiple of a chip period considerably improves the performance of iterative detection of the user data, as compared to quasi-orthogonal sequences (QOS) and conventional random O/O sequences. An additional displacement by half a chip period reduces the variance of the cross correlation between the users of the two sets by up to 50%, and results in an additional performance improvement for square root cosine rolloff chip pulses. This improved O/O system can accommodate a number of users equal to twice the spreading gain N, when N/spl ges/32. For a practical rolloff of 25% and N=128, the acceptable channel overload can almost be tripled with improved O/O as compared to conventional O/O.     

A programmable FIR digital filter using CSD coefficients

An area-efficient programmable FIR digital filter using canonic signed-digit (CSD) coefficients was implemented that uses a switchable unit-delay to allocate the desired number of nonzero CSD coefficient digits to each filter tap. The prototype chip can allocate up to 16 pairs of nonzero CSD coefficient digits for a linear-phase filter, thus realizing filters with 32 linear-phase taps operating at 180 MHz with two nonzero CSD digits per filter tap. Additional nonzero CSD digits can be allocated to filter taps at the penalty of a reduced filter length and a reduced data-rate. The chip was implemented with 16-bit I/O in a die size of 5.9 mm by 3.4 mm using 1.0-μm CMOS technology     

An analog/digital interface for cellular telephony

This paper describes a mixed-signal ASIC for dual-mode (analog/digital) cellular telephony applications. It consists of two transmit and two receive channels corresponding to the I and Q channels of a quadrature phase-shift keying (QPSK) modulation system. It also includes three 8 b DAC's for control purposes, as well as a bandgap voltage reference and bus interface circuitry. The chip is part of a four-chip implementation of an IS-54 dual mode telephone. The chip was implemented in a 0.8 μm n-well double-metal CMOS process and uses a 5 V power supply. The die area of the chip was 23 mm² and the average power consumption was 125 mW