基于量子进化算法的层次型SOC测试结构优化

以减少系统芯片SOC测试时间为目标,研究了层次型SOC的多层次TAM优化问题。根据嵌入式IP核的分类,将层次型SOC测试结构优化转变成了平铺型SOC测试结构优化,并建立了基于量子进化算法的数学模型。通过对群体的观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体,实现了包含TAM-ed且wrapped的嵌入式核的层次型SOC测试结构优化。针对国际标准片上系统芯片验证表明,与GA、ILP和启发式算法相比,该算法能够获得更短的测试时间。     

基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。     

SOC可测试性设计与测试技术

超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题．对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述．从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩／解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作．最后,展望了SOC测试未来的发展方向．     

基于遗传算法的IP核测试调度优化

测试调度能够很好的减少测试时间和降低测试成本.通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响.为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间.通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方...     

基于IEEE P1500芯核测试控制结构设计

讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以及核间互连测试。同时该结构只需5根额外测试管脚。     

SOC微处理器核测试技术研究

介绍了SOC中微处理器核的几种测试方法(并行测试法,串行测试法,测试接口控制器(TIC)法和内建自测试法)和SOC微处理器核的调试支持,并着重介绍了其中测试接口控制器(TIC)法和内建自测试法两种方法的具体实现。     

SOC测试访问机制

以复用为基础,通过测试访问机制(TAM,TestAccessMechanism)实现对深嵌在SOC(SystemOnChip)内部的IP核(In鄄tellectualProperty,知识产权模块)的测试,是解决SOC测试的根本方法。本文将介绍现有的几类典型的测试访问机制:(1)直接测试访问,(2)基于总线的测试访问机制,(3)基于透明模型的访问机制等。分析它们的特点,探讨面临的主要问题。     

基于CTL的SOC IP核的测试技术

本文介绍了一种针对SOC测试设计中嵌入式芯核的核测试语言(CTL)。该语言描述了如何将可测试性设计置入具有知识产权(Intellectual Property,简称IP)芯核和SOC中,从而加速测试生成和复用。CTL语言标准虽然还未被IEEE正式通过,但已经在EDA厂商、ATE厂商和IP芯核提供者之间悄然兴起并被积极采用,一系列基于CTL的产品也相继被研制 制出来。本文通过对CTL的分析与研究,较为详细地说明了CTL引入的重要性及其特性,并为SOCIP芯核提供CTL语言测试设计实例。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。     

基于IEEE 1500的数字SOC测试系统的设计与实现

IEEE 1500为核供应者与核应用者提供接口,可有效实现测试电路复用。简要分析IEEE 1500标准,包括核测试壳Wrapper及核测试语言(CTL)两者的结构和特点;论述基于IEEE 1500的数字SOC测试系统的总体设计目标,设计了测试系统的软硬件体系结构,并构建了测试系统;通过DEMO电路测试验证,系统可正确实现扫描链完备性测试、核功能内测试及核互连测试,表明系统工作稳定,通用性强。     

基于SOC测试的IEEE P1500

随着集成电路技术的飞速发展以及SOC系统的出现,电路的测试难度在不断增大,严重制约了SOC技术的发展,文中从SOC可测性设计出发全面介绍IEEEP1500,通过研究对比当前适用于SOC领域的测试方法,着重讨论了其在SOC测试方面应用的优点和不足。     

一种频率测量片上系统设计与实现

随着集成电路技术的飞速发展,片上系统SOC已经成为发展的必然趋势,IP复用、Top—Down自顶向下设计、软硬件协同设计与验证等更是SOC设计中的关键技术。介绍了Top—Down设计方法和基于IP重用的SOC 设计技术,并基于FPGA设计和实现一种频率测量片上系统。经验证,该系统运行正常,测试结果令人满意。     

应用于逻辑核的BIST关键技术研究

随着集成电路工艺进入深亚微米阶段后,电路复杂度的不断提高,特别是片上系统的不断发展,主要包括验证测试和制造测试的芯片测试,正在面临着巨大的挑战,传统的使用自动测试设备的测试方法越来越不能满足测试需要。各种用于提高芯片可测试性的可测性设计方法被提出,其中逻辑内建自测试方法已经被证明为大规模集成电路（VLS1）和SOC测试的一项有效的可测试性设计方法。文章首先对Logic BIST的基本原理结构进行介绍,然后对其在实践应用中的一些难点问题进行详细分析,最后给出针对一款高性能通用处理器实验的结果。     

Shortest path stochastic control for hybrid electric vehicles

When a hybrid electric vehicle (HEV) is certified for emissions and fuel economy, its power management system must be charge sustaining over the drive cycle, meaning that the battery state of charge (SOC) must be at least as high at the end of the test as it was at the beginning of the test. During the test cycle, the power management system is free to vary the battery SOC so as to minimize a weighted combination of fuel consumption and exhaust emissions. This paper argues that shortest path stochastic dynamic programming (SP‐SDP) offers a more natural formulation of the optimal control problem associated with the design of the power management system because it allows deviations of battery SOC from a desired setpoint to be penalized only at key off. This method is illustrated on a parallel hybrid electric truck model that had previously been analyzed using infinite‐horizon stochastic dynamic programming with discounted future cost. Both formulations of the optimization problem yield a time‐invariant causal state‐feedback controller that can be directly implemented on the vehicle. The advantages of the shortest path formulation include that a single tuning parameter is needed to trade off fuel economy and emissions versus battery SOC deviation, as compared with two parameters in the discounted, infinite‐horizon case, and for the same level of complexity as a discounted future‐cost controller, the shortest‐path controller demonstrates better fuel and emission minimization while also achieving better SOC control when the vehicle is turned off. Linear programming is used to solve both stochastic dynamic programs. Copyright © 2007 John Wiley & Sons, Ltd.     

基于嵌入式内核SOC IDDQ可测试设计方法

由于电路门数增大和晶体管亚阈值电流升高，导致电路的静态漏电流不断升高，深亚微米工艺SOC(系统芯片)IC在IDDQ测试的实现方面存在巨大挑战．虽然减小深亚微米工艺亚阈值漏电开发了许多方法，如衬底偏置和低温测试，但是没有解决因为SOC设计的规模增大引起漏电升高的问题．首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念．然后制定了一系列适合于SOC的IDDQ可测试设计规则．最后提出了一种通过JTAG指令寄存器控制各个内核电源的SOC IDDQ可测试设计方法．     

Design and implementation of Performance Analysis Unit (PAU) for AXI-based multi-core System on Chip (SOC)

With the rapid development of semiconductor technology, more complicated systems have been integrated into single chips. However, system performance is not increased in proportion to the gate-count of the system. This is mainly because the optimized design of the system becomes more difficult as the systems become more complicated. Therefore, it is essential to understand the internal behavior of the system and utilize the system resources effectively in the System on Chip (SOC) design. In this paper, we design a Performance Analysis Unit (PAU) for monitoring the AMBA Advanced eXtensible Interface (AXI) bus as a mechanism to investigate the internal and dynamic behavior of an SOC, especially for internal bus activities. A case study with the PAU for an H.264 decoder application is also presented to show how the PAU is utilized in SOC platform. The PAU has the capability to measure major system performance metrics, such as bus latency, amount of bus traffic, contention between master/slave devices, and bus utilization for specific durations. This paper also presents a distributor and synchronization method to connect multiple PAUs to monitor multiple internal buses of large SOC.     

SOC功能测试系统的设计与实现

针对SOC(System On Chip)的功能特点,设计一种能够方便的完成SOC功能测试的测试系统。该系统在稍作修改的情况下可完成对不同SOC的功能测试,具有较好的移植性和扩展性,节省测试时间。介绍了SOC的组成及其测试现状,设计一种测试系统,并通过该系统完成对东南大学自主研发的SOC芯片SEP5010的功能测试。     

SOC功能测试系统的设计与实现

针对SOC（System On Chip）功能特点。设计一种能够方便的完成SOC功能测试的测试系统。该系统在稍作修改的情况下可完成对不同SOC的功能测试,具有较好的移植性和扩展性,节省测试时间。介绍了SOC的组成及其测试现状,设计一种测试系统,并通过该系统完成对东南大学自主研发的SOC芯片SEP5010的功能测试。     

一款高端数字SOC设计的系统级验证

集成电路行业的发展，为SOC没计积累了丰富的IP库和设计方法。采用系统没计常用的基于平台的方法，可以快速完成系统的集成。但要完成对整个系统的验证，可能要占到整个设计周期70％以上的时问。而验证的方法是具有多样性的。该文以一款高端SOC的没计经历，简单描述了系统级验证过程，并以同步串联接口模块为例详细介绍了在系统级对RTL和门级网表的验证，以及验证所采用的特殊方法。