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直接数字频率合成器的设计及FPGA实现 总被引:15,自引:2,他引:15
直接数字频率合成器(DDS)通常使用查表的方法实现相位和幅值的转换,文章介绍了一种基于CORDIC算法的DDS。CORDIC算法在三角函数合成上有着广泛的用途,作者从DDS的一般结构和CORDIC算法的基本原理出发.深入探讨了基于CORDIC算法的DDS各部件的结构和FPGA实现。 相似文献
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为了产生稳定激励信号的目的,采用Verilog硬件语言在FPGA上实现了数字频率合成器的设计,该设计包括累加器、波形存储器、AD转换、低通滤波器等;对累加器、波形存储器都进行了仿真,并下载到FPGA中,经A/D转换,滤波,获得了稳定的正弦激励信号。本设计只实现了正弦信号设计,通过对波形存储器数据改变,可以实现任意波形的输出。 相似文献
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DDS是从相位概念出发直接合成所需波形的一种频率合成技术,其输出频率高达几百MHz,并具有工作频率范围宽、频率分辨力极高、频率转换时间极短、可任意输出波形以及数字调制性能好等特性。文中给出了用FPGA和MAX+PlusⅡ软件的DDS技术来设计正弦、余弦、三角波、锯齿波波形发生器的具体方法,给出了用MATLAB软件对各波形的仿真结果。 相似文献
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基于FPGA的直接数字频率合成器的设计和实现 总被引:2,自引:0,他引:2
介绍了利用Altera的FPGA器件(ACEX EP1K50)实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法。 相似文献
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我们提出一种从E1信号中提取时钟的全数字锁相环,并采用半脉冲移动技术设计数控振荡器,使得时钟占空比的误差小于4%,经实验证实,完全可以用于从数字信号中提取时钟,由于数字集成电路发展而采用数字锁相环对系统集成大有好处。 相似文献
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为了提高数字调制信号发生器的频率准确度和稳定度,并使其相关技术参数灵活可调,提出了基于FPGA和DDS技术的数字调制信号发生器设计方法。利用Matlab/Simulink、DSP Builder、QuartusⅡ3个工具软件,进行基本DDS建模,然后在DDS模块的基础上,通过单片机等电路组成的控制单元的逻辑控制作用,根据通信系统中数字调制方式的基本原理,设计并实现了数字调制信号发生器,从而实现二进制频移键控(2FSK)、二进制相移键控(2PSK)和二进制幅移键控(2ASK)3种基本的二进制数字调制。所得仿真结果表明设计方法的正确性和实用性。 相似文献
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一种用于以太网传送E1信号的时钟恢复电路的设计与实现 总被引:1,自引:0,他引:1
提出一种利用全数字锁相环实现从随机的以太网信号中提取时钟的方法。由于采用鉴频、鉴相并置方法,同时把数字滤波器融入其中,采用小数分频器构成数控振荡器,从随机以太网信号中恢复E1时钟信号。经硬件实验证实,电路的性能指标完全可以满足ITU-T的有关标准。该电路结构简单,易于集成到ASIC中去,有较强的实用性,便于推广应用。 相似文献
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基于FPGA的数字钟设计 总被引:5,自引:2,他引:3
介绍了利用VHDL硬件描述语言结合FPGA可编程器件进行数字钟的设计,并通过数码管驱动电路动态显示计时结果。通过本例可以为其他电路的设计提供一定的借鉴作用。 相似文献
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为了解决电容充放电放大电路测量时间间隔的不稳定,采用复杂可编程芯片FPGA设计实现精密时间间隔的测量。FPGA的锁相环(PLL)电路得到高频时钟,时钟管理器(DCM)实现高速时钟移相,内插时钟得到高精度时间测量。通过在光电回波脉冲时间间隔测量系统中验证,该设计可以得到200ps的时间间隔测量精度。采用FPGA芯片设计的数字化测量系统,具有集成度高,性能稳定,抗干扰强,设计方便等优点,能广泛应用于科研和生产中 相似文献
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介绍了数字锁相环路的基本原理,分析了集成锁相环芯片ADF4107的性能,采用其设计出一种具有多个频道的宽带频率合成器,它具有结构简单、稳定性好、精度高、易实现等特点。 相似文献
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对基于现场可编程门阵列(FPGA )的全数字Costas环的设计方法进行了研究。首先,基于锁相环的模型,研究了数字Costas环的结构和性能,详尽的分析了数字Costas环的原理。然后,对数字Costas环的所有参数公式进行了准确细致的推导,对某些重要参数公式进行了修正,以提高所设计的数字Costas环的性能。最后,采用Ver-ilog HDL硬件描述语言,在Xilinx FPGA上开发了数字Costas环的各个模块,并综合成一个完整的Costas环。结合一个实际案例给出了实现后的数字Costas环的寄存器传输逻辑(RTL)原理图和仿真结果。仿真数据证明按照该设计方法和修正后的参数公式可以设计出实用的、性能十分优良的全数字Costas环。 相似文献
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基于FPGA的积分型数字锁相环的设计与实现 总被引:1,自引:0,他引:1
位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号.本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程;并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果.具有一定的工程实用价值. 相似文献