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介绍了一种应用于12位、10MS/s流水线模数转换器前端的高性能采样保持(SH)电路的设计。该电路采用全差分电容翻转型结构及下极板采样技术,有效地减少噪声、功耗及电荷注入误差。采用一种改进的栅源电压恒定的自举开关,极大地减小电路的非线性失真。运算放大器为增益增强型折叠式共源共栅结构,能得到较高的带宽和直流增益。该采样保... 相似文献
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用于10位100 MS/s流水线A/D转换器的采样保持电路 总被引:2,自引:0,他引:2
设计了一个用于10位100 MHz采样频率的流水线A/D转换器的采样保持电路。选取了电容翻转结构;设计了全差分套筒式增益自举放大器,可以在不到5 ns内稳定在最终值的0.01%内;改进了栅压自举开关,减少了与输入信号相关的非线性失真,提高了线性度。采用TSMC 0.25μm CMOS工艺,2.5 V电源电压,对电路进行了仿真和性能验证,并给出仿真结果。所设计的采样保持电路满足100 MHz采样频率10位A/D转换器的性能要求。 相似文献
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介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0.5μm CMOS工艺下实现,电源电压为5 V,采样频率为10 MHz,输入信号频率为1 MHz时,输出信号无杂散动态范围(SFDR)为73.4 dB,功耗约为20 mW。 相似文献
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介绍了一种高性能的采样保持电路。他采用双采样结构,使得在同样性能的运算放大器条件下,采样速率成倍提高,降低对运放的要求;使用补偿技术的两级运算放大器有较高增益和输出摆幅;采用栅压自举电路,消除开关导通电阻的非线性,减小电荷注入效应和时钟溃通。在SMIC 0.25μm标准工艺库下仿真,该采样保持电路可试用于高速高精度流水线ADC。 相似文献
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设计了一个适用于面阵OCD图像采集系统的10位、90MSPS流水线ADC.通过采用低功耗动态比较器和省略输入级采样保持模块使得该高速ADC具有低功耗的优点.电路设计使用Charter 0.35μm3.3V 2P4M CMOS工艺.仿真结果表明:90MHz的采样速率、3.3MHz正弦信号输入下,该ADC模块具有9.3bit的有效分辨率,最大DNL为0.5LSB,最大INL为0.8LSB,整个ADC功耗仅为35.4mW. 相似文献
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设计了一种用于Pipelined ADCs中的前置采样保持电路.从理论上推导了12bit、100MHz的模数转换器对采样保持电路各个子电路的性能指标要求,按此要求设计了增益增强型运放、自举开关等子电路.基于SMIC 0.13μm,3.3V工艺,Spectre仿真结果表明,在采样频率为100MS/s,输入信号频率为9.7656M时实现了81.9dB的信噪失真比(SINAD)和13.3位的有效位数(ENOB),无杂散动态范围(SFDR)可达94.9dB,功耗仅为24mW.输入直到奈奎斯特频率,仍能保持81.5dB的信噪失真比和13.2位的有效位数,SFDR可达到92.67dB. 相似文献
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设计了一种应用于流水线型模数转换器的14位100 MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC 1.8 V/3.3 V 0.18 μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765 MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9 dB,与传统自举开关相比,提高了16.3 dB。 相似文献
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设计了一个可降低12 bit 40 MHz采样率流水线ADC功耗的采样保持电路。通过对运放的分时复用,使得一个电路模块既实现了采样保持功能,又实现了MDAC功能,达到了降低整个ADC功耗的目的。通过对传统栅压自举开关改进,减少了电路的非线性失真。通过优化辅助运放的带宽,使得高增益运放能够快速稳定。本设计在TSMC0.35μm mix signal 3.3 V工艺下实现,在40 MHz采样频率,输入信号为奈奎斯特频率时,其动态范围(SFDR)为85 dB,信噪比(SNDR)为72 dB,有效位数(ENOB)为11.6 bit,整个电路消耗的动态功耗为14 mW。 相似文献
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基于0.13μm/3.3V CMOS工艺,设计了一种用于12bit 100MSPS Pipeline AIC的采样保持(S/H)电路.采用具有高线性度双边对称的无馈通自举采样开关,获得高增益、宽带宽的跨导前馈补偿共源共栅两级全差分跨导放大器,以及能显著降低增益误差的相关双采样S/H拓扑结构来搭建S/H电路.仿真结果表明:当在11.27MHz的输入信号,111MHz的采样信号下,该S/H电路无杂散动态范围(SFDR)86.4dB,功耗为32mW. 相似文献
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一种高性能CMOS采样/保持电路 总被引:1,自引:0,他引:1
介绍了一种高性能CMOS采样/保持电路.该电路在3 V电源电压下,60 MHz采样频率时,输入直到奈奎斯特频率仍能够达到90 dB的最大信号谐波比(SFDR)和80 dB的信噪比(SNR).电路采用全差分结构、底板采样、开关栅电压自举(bootstrap)和高性能的增益自举运算放大器.采用0.18 μm CMOS工艺库,对电路进行了Hspice仿真验证.结果表明,整个电路消耗静态电流5.8 mA. 相似文献
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本文给出了均值采样保持电路的定义及一种实施方案。由该方案设计的电路已成功用于某AMCTI雷达的主杂波频率跟踪系统中。 相似文献
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一种高速高精度采样/保持电路 总被引:1,自引:0,他引:1
介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能. 相似文献