基于FPGA的AES密码协处理器的设计和实现

文章基于FPGA设计了一种能完成AES算法加密的密码协处理器，设计中利用VirtexⅡ系列FPGA的结构特点，对AES算法的实现做了优化。实验证明，这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑，实现了用于加／解密和数据输入输出的协处理器指令．作为ARM微处理器指令集的扩展，大大提高了嵌入式系统处理数据加／解的效率，实现数据的安全传输。     

AES密码算法的FPGA实现与仿真

通过对高级加密标准AES算法进行描述,给出了基于FPGA设计的具体设计流程和方法。采用多轮加密过程共用一个轮运算的顺序结构。由于文中的加密模块与解密模块采用相关且不同的初始密钥和不同的密钥扩展模块,结果加强了通信的安全性。采用16位并行总线数据结构,利用16位输入128输出的 FIFO 数据缓存器对输入数据进行缓存,从而完成数据的加解密。最后通过 ISE 13.1仿真验证了该算法设计的正确性。     

基于FPGA的AES算法芯片设计实现

高级加密标准(AES)集安全性、高效性、灵活性于一身,研究其硬件实现具有很重要的应用价值.本文针对AES分组密码算法的结构特点,讨论了AES算法FPGA实现的优势,重点分析了加/脱密模块的实现方案,最后给出在Quartus Ⅱ下的仿真实验结果.     

AES密码算法的FPGA优化设计

主要介绍基于FPGA的AES算法优化设计.从AES加密算-法的介绍、Rijndael算法的描述、AES密码算法的优化设计、AES密码算法的FPGA实现、PC机与FPGA的通信设计等方面论述实现硬件加密的方法,手段、可行性和优越性;实现了基于FPGA技术的Rijndacl算法,并给出了相应的各种仿真波形和结果.     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

基于GPU的AES算法实现

近几年图形处理器GPU的通用计算能力发展迅速,现在已经发展成为具有巨大并行运算能力的多核处理器,而CUDA架构的推出突破了传统GPU开发方式的束缚,把GPU巨大的通用计算能力解放了出来.本文利用GPU来加速AES算法,即利用GPU作为CPU的协处理器,将AES算法在GPU上实现,以提高计算的吞吐量.最后在GPU和CPU...     

雷达系统超精简流式AES加密器设计和优化

为了满足雷达系统对信息加密传输的要求,对高级加密标准（AES）的计数模式（CTR）重新设计,将其改进成流加密的工作模式。通过进行结构折叠和算法重用,有效地减小了资源占用,提高了吞吐率。在Spartan3型号的FPGA上,仅占用728个slice就可以实现276.53Mbps的吞吐率。本设计实现了节省硬件资源的纯逻辑模式和速度较高的分布式内存模式,并且完成实时密钥调度和流水线设计,获得了高可靠性、高吞吐率和高安全性。通过对实际雷达数据的加密实验,验证了该设计的有效性,显示了流加密模式的AES在雷达系统加密传输中的强大潜力。     

AES算法的研究与其密钥扩展算法改进

种子密钥是高级加密标准(AES)的关键参量,而密钥扩展算法则是保护种子密钥不被盗取的重要实现方法。首先对加密算法的实现方法与过程进行研究,然后详细分析密钥扩展算法的运算过程,最后针对原有算法存在的安全隐患和破解难度不高的缺点,通过循环移位对密钥扩展算法进行改进,提出一种具有"运算方向单一性"的密钥扩展实现策略;并在Keil环境、12 MHz条件下测试各算法。通过实验结果分析得到,在保证运算速率的前提下,这种新算法可以进一步改善AES算法中种子密钥的安全性,并且没有破坏与加密算法间的同步特性。     

蓝牙系统中的加密技术及其算法的FPGA实现

蓝牙（Bluetooth）技术是一种最新的近距离无连接技术，具有广阔的应用前景和巨大的潜在市场，而安全性是其中一个很重要的技术问题。文章重点分析研究了蓝牙系统中的安全加密技术，用硬件描述语言VHDL对加密的核心算法进行了描述，并在FPGA上进行了实现和验证。     

基于FPGA的MD5算法设计与实现

MD5算法在网络安全的诸多方面都得到广泛的应用,在一些特殊场合要求计算具有高处理速度、低资源占用率的特点。文中首先介绍了MD5算法的发展历程和算法原理,然后描述了该算法在FPGA上实现的整体架构,分析了其各模块的功能,最后给出了基于Altera公司Stratix Ⅱ GX系列FPGA的实现结果。通过实验结果可以看出基于FPGA的MD5算法实现具有较高的处理速度和较少的资源占用,并可对设计进行适当修改来实现其它的摘要算法,具有一定的实用价值。     

AES加密算法的一种优化的FPGA实现方法

介绍AES算法的原理并阐述了明文分组和密钥长度都是128 b的情况下基于FPGA的设计和实现。结合算法和FPGA的特点,采用查表法优化处理了字节代换运算、列混合运算和密钥扩展运算。同时,为了提高系统工作速度,在设计中应用了流水线技术,但由于流水线结构不能用于反馈模式,因此,实现时使用的是电码本模式(ECB)的工作方式。利用QuartusⅡ开发工具给出仿真结果,时钟频率达70.34 MHz。最后做了应用分析。     

一种AES密码算法的硬件实现

介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。     

AES算法的FPGA优化实现

简要介绍了新一代高级加密标准AES算法（Rijndad）的设计原理，对其实现流程进行了详细阐述。以资源优化为目标，在对轮操作进行简化合并的基础上，完成了该算法加密部分的FPGA优化实现。     

基于51核的AES算法高速硬件设计与实现

为提高算法的效率,降低密钥运算的复杂度,提升密钥抵抗强力攻击和时间攻击能力,提出一种AES的算法方案。阐述了AES算法原理及片上系统执行AES的工作流程,基于8051软核AES算法IP原理、设计流程以及硬件模块的实现方案,并给出了效率分析及在硬件平台上的验证结果。仿真结果显示,用查表法实现AES,其IP核具有高效性,并可为密码SoC产品的开发体统算法引擎支持。相比较于以往的算法模型,该方案用少量面积换取速度,大幅提高了算法的效率,因此具备良好的应用价值。     

嵌入式AES加密存储器的硬件实现

本设计主要介绍一种基于FPGA的AES硬件加密系统,实现电子数据的加密及存储。文中详细说明了AES加密算法的FPGA架构,AES核心算法的接口时序设计,AES加密存储器的硬件设计以及算法验证。硬件加密较之软件加密有实时性高、数据量大以及性能好的特点。FPGA开发周期短的特点与AES灵敏性好、实现效率高、安全性能高的优势相辅相成,为需要保密的电子数据提供更加可靠的保证。     

AES安全性及其影响研究

AES是美国政府制定的先进的加密标准,论文分析了它是如何加解密的,以及其安全性和发展前景如何。     

基于选择空间的AES密钥扩展算法

传统AES密钥扩展算法在已知某轮子密钥的情况下容易遭受攻击,为了避免这种情况的发生,通过采用单向性思路,使用轮密钥常驻内存的工作方式以提高数据吞吐率,并提出基于选择空间的AES密钥扩展算法,对原有算法的加密强度进行了改善。通过FPGA仿真实现,实验结果表明,该方法既能保证密钥扩展算法的安全性,亦能充分结合FPGA设计高效并行的特点,提高其运行效率。     

针对AES加密算法的研究及其FPGA实现

旨在对AES加密算法进行研究,并采用Nios Ⅱ CPU的SOPC集成实现方式,基于FPGA设计出了具有加解密功能的、密钥可配置的、资源利用和吞吐量都十分理想的SOPC加密系统.系统轮变换通过状态机进行控制,采用加密内部和解密外部的密钥扩展方式,大大提高了系统的实现速度.