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在到达纳米级工艺后,传统的静电放电防护(ESD)电源箝位电路的漏电对集成电路芯片的影响越来越严重。为降低漏电,设计了一种新型低漏电ESD电源箝位电路,该箝位电路通过2个最小尺寸的MOS管形成反馈来降低MOS电容两端的电压差。采用中芯国际40 nm CMOS工艺模型进行仿真,结果表明,在相同的条件下,该箝位电路的泄漏电流仅为32.59 nA,比传统箝位电路降低了2个数量级。在ESD脉冲下,该新型ESD箝位电路等效于传统电路,ESD器件有效开启。 相似文献
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一种新型互补电容耦合ESD保护电路 总被引:1,自引:0,他引:1
提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。 相似文献
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CMOS集成电路中电源和地之间的ESD保护电路设计 总被引:3,自引:1,他引:3
讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明:在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通.因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。 相似文献
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从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路.在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构.该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离. 相似文献
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ESD电路保护设计中的若干关键问题 总被引:2,自引:0,他引:2
兼顾ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电(ESD)问题。不仅如此,电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类:即在制造过程中的保护以及在“现实”环境中的保护。 相似文献
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ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题.光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理.通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径. 相似文献
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深亚微米CMOS IC全芯片ESD保护技术 总被引:3,自引:0,他引:3
CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。 相似文献
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CMOS集成电路的ESD设计技术 总被引:4,自引:0,他引:4
于宗光 《电子产品可靠性与环境试验》2001,(2):16-21
首先论述了CMOS集成电路ESD保护的必要性 ,接着介绍了CMOS集成电路ESD保护的各种设计技术 ,包括电流分流技术、电压箝位技术、电流均衡技术、ESD设计规则、ESD注入掩膜等。采用适当的ESD保护技术 ,0 8μmCMOS集成电路的ESD能力可以达到 30 0 0V。 相似文献