可变生成多项式与输入位宽的并行CRC

介绍了两种LFSR类型的CRC且比较了它们的特性,然后以II型LFSR为基础,分两步先后推导出任意m比特的直接并行计算以及如何进行连续m比特的计算,即得到可变生成多项式与输入位宽的并行CRC算法,最后举例给出基于CCITT-16协议的4比特输入位宽的VHDL程序实现代码并给出仿真验证结果。由此对于给定的生成多项式与输入位宽,通过提出的算法用C语言或者硬件电路描述语言可以实现快速简单的并行CRC计算。     

一种并行CRC算法的实现方法

简要分析了CRC算法的基本原理.在传统串行CRC的实现基础上,介绍了一种快速的CRC并行算法,导出了32位并行CRC码的逻辑关系,推导过程简单.与查表法比较,此并行算法不需要存储大量的余数表,可以减少延迟.同时,这种并行处理方法也适合于其他位宽并行CRC码.最后,利用ISE开发平台和Verilog HDL硬件描述语言进行设计,实现了基于此并行算法的32位并行CRC-32码的编码器,并给出了仿真和综合结果.设计出来的CRC编码器,已经成功应用于以太网的接入系统中.     

32位CRC校验码的并行算法及硬件实现

通过对CRC校验码原理的分析,研究了一种并行32位CRC算法。该算法采用递推的方法,直接得出计算多位数据后的CRC余数与计算前余数之间的逻辑关系。相对于一般的按位串行计算或者查表并行计算的方法来说,该方法运算速度快且不需要额外的空间存储余数表,十分有利于硬件实现。     

大位宽情况下的回滚式循环冗余校验算法

为解决大位宽变长数据包情况下包尾数据的循环冗余校验(CRC)32算法处理存在的臃肿低效问题,将循环冗余校验算法变换为矩阵线性运算,利用逆矩阵反向回滚运算,得到正确的CRC运算结果;并在FPGA上进行了实验验证.结果表明:回滚运算的算法可行,并且实现简单,资源占用少.在512 bit位宽的情况下,回滚算法使得资源占用降低到了传统算法的15％;综合耗时降低到了传统算法的30％,布局/布线的耗时降低到了传统算法的40％.     

通用并行CRC计算方法及FPGA实现

循环冗余校验(CRC)码是诸多信道编码方式中最常用的一种编码,也是一种检错概率高且容易硬件实现的检错码,因检错能力强、容易实现而得到广泛应用。首先,本文介绍了循环冗余校验的算法原理,分析了CRC校验码的具体运算过程;其次,本文在原算法的基础上提出一种高速并行CRC算法,并以CRC-CCITT为例,推导出8位并行运算的CRC-CCITT逻辑关系式;最后,本文根据推导的8位并行运算的逻辑关系式,描述了8位并行的CRC-CCITT硬件实现电路。将该算法与现有的查找表法的性能进行分析比较发现,该算法具有节省逻辑资源、运行速度快等特点。     

基于提升方法的滤波器组因子分解

讨论了FIR滤波器组的分解.2通道完全重构FIR 子波变换分解可为有限步的提升步骤,使用Laurent多项式的辗转相除法给出了这种分解的一个代数方法的证明;证明了二通道子波变换的分解定理不能平行推广到2M通道滤波器组.提出使用M-通道滤波器组构造2M-通道滤波器组,它由多相矩阵的分块化和提升方法实现,这种方法易于构造非线性滤波器组,如整数变换.     

基于智能卡标准的循环冗余校验码的研究与实现

分析了国内外智能卡应用中CRC校验方法的异同,深入研究了智能卡标准及CRC生成多项式,并把CRC的两种计算类型融合在一起,结合智能卡标准中CRC校验的特点提出了一种新的CRC计算模块的硬件实现方法．根据此方法完成了一种CRC计算模块的硬件设计,对设计进行了RTL仿真验证,通过了FPGA验证,并实施了投片．该芯片已经通过流片测试,结果表明模块功能和性能达到设计指标,性能良好．     

大位宽情况下的回滚式循环冗余校验算法

为解决大位宽变长数据包情况下包尾数据的循环冗余校验(CRC)32算法处理存在的臃肿低效问题,将循环冗余校验算法变换为矩阵线性运算,利用逆矩阵反向回滚运算,得到正确的CRC运算结果;并在FPGA上进行了实验验证。结果表明:回滚运算的算法可行,并且实现简单,资源占用少。在512 bit位宽的情况下,回滚算法使得资源占用降低到了传统算法的15%;综合耗时降低到了传统算法的30%,布局/布线的耗时降低到了传统算法的40%。     

基于FPGA全参数化CRC的推导及实现

提出一种新型的全参数化CRC算法。详细地介绍全参数化CRC的算法原理,并给出算法公式的推理过程及结果,通过Verilog语言设计实现,给出了基于FPGA平台的仿真波形图,并成功应用于工程项目当中,最后详细分析了全参数化CRC算法在实现过程中的优势。这里提出的全参数化CRC算法,可以通过参数化配置,实现CRC-4、CRC-8、CRC-12等任何CRC-X的运算,亦可以实现任何数据位宽(数据位宽小于等于CRC校验码位宽)、任意生成多项式的CRC运算。     

CRC8校验算法及在飞机电气综合试验管理系统的应用

为了满足飞机电气综合试验管理系统高速网络通信中数据校验的要求,通过分析串行算法的不足之后采用并行算法实现CRC8校验。为了推导出CRC8校验的并行算法,首先通过描述除法电路结构和运算步骤,推导出串行算法及其实现电路,然后进一步通过演算实现其并行算法。这里首次给出了应用并行算法基于LabVIEW实现CRC8校验的方法,并将其应用于飞机电气综合试验管理系统。     

并行CRC在FPGA上的实现

循环冗余码校验CRC（Cyclic Redundancy Check）广泛用于通讯领域和数据存储的数据检错。基于FPGA在通讯领域和数据存储的应用越来越广泛,CRC的编码解码模块已经是FPGA上的常用模块了。采用超前位计算实现CRC在FPGA上的并行运算,通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。     

应用于ROHC的CRC算法硬件实现

循环冗余校验(CRC)在很多通信和数据处理领域中得到广泛采用,不同应用领域对其计算需求呈现不规则的情况,无法用统一的方法实现。针对鲁棒包头压缩(ROHC)应用对CRC计算的具体需求(包括数据包序列位数不等、数据长度不规则等),以CRC串行电路结构为基础,得到相应的并行计算公式,设计并优化了CRC生成硬件逻辑结构。该硬件结构简单,不同生成多项式的并行实现电路之间切换调用灵活,数据吞吐量最高可以达到3Gb/s,能够满足无线通信ROHC实时、不规则数据处理的需要。     

UHF RFID系统中并行CRC电路的设计

针对UHF RFID系统中的并行循环冗余校验电路进行了设计和详细的分析。首先对基于经典的线性反馈移位寄存器的串行CRC电路进行了介绍,然后在串行CRC电路的基础上采用迭代法推导出了8位并行CRC电路。UHF RFID系统中采用了CRC-16的校验方法,因此该文着重以CRC-16为例,用Verilog HDL硬件描述语言设计实现了8位并行CRC-16电路,利用ALTERA公司的仿真工具Modelsim对其进行了功能仿真,最后在Quartus II 11.0开发环境下烧录到FPGA芯片上进行了板级验证。结果符合设计的初衷:一次处理1个字节的数据,且满足UHF系统通信速率的要求。     

卷积码盲识别方法研究

提出了一种码率删除卷积码的盲识别算法.该算法基于卷积码的线性特性和校验性质,利用一种优化方法求解二元域线性方程组,估计出校验多项式矩阵,并建立删除卷积码的数学变换模型,由校验多项式矩阵估计出删除卷积码的源码生成多项式矩阵和删除模式.     

Unfolding算法实现的高速并行CRC电路的VLSI设计

文章通过分析Unfolding算法和被广泛应用的串行CRC校验电路，提出了一种新的高速并行CRC电路，给出了推导过程，并对它的优缺点进行了讨论。     

针对任意位的CRC并行化方法及编解码器的实现

介绍了一种基于查表法的针对任意位数据的任意位CRC并行计算的原理及算法，克服了现有的两类CRC并行算法延时大、毛刺多或仅适于2^n位数据的2^n位CRC校验的缺点。该方法使并行CRC校验的传输数据位数与CRC码位数之间的选择更灵活，并且在加速比、功耗和面积等方面具有优势。     

基于公式递推法的可变计算位宽的循环冗余校验设计与实现

循环冗余校验(CRC)与信道编码的级联使用,可以有效改善译码的收敛特性。在新一代无线通信系统,如5G中,码长和码率都具有多样性。为了提高编译码分段长度可变的级联系统的译码效率,该文提出一种可变计算位宽的CRC并行算法。该算法在现有固定位宽并行算法的基础上,合并公式递推法中反馈数据与输入数据的并行计算,实现了一种高并行度的CRC校验架构,并且支持可变位宽的CRC计算。与现有的并行算法相比,合并算法节省了电路资源的开销,在位宽固定时,资源节约效果明显,同时在反馈时延上也有将近50%的优化;在位宽可变时,电路资源的使用情况也有相应的优化。     

CRC生成与同构逆序校验方法

循环冗余校验码(CRC)被广泛应用于通信领域,CRC生成有两种电路:I型、II型.现有的逆序校验方法是基于II型电路生成、I型电路逆序校验,存在CRC生成与逆序校验电路不同构的问题,不便于模块化设计.根据I、II型电路特性,基于全状态转移矩阵,给出一般情况下,即CRC生成电路寄存器为非零初态时,CRC生成为I型或II型对应的同构I型或II型逆序校验方法.生成与逆序校验同构后,中间处理电路结构不变,参数不同,可以根据需要对其进行优化,提高处理速率.最后,通过实例计算,验证了同构逆序校验方法的正确性.     

基于冗余有限域算术的AES S盒高效故障检测方案

为使AES S盒的多奇偶校验故障检测方案具备预期故障检测能力,提出了由预期故障覆盖率确定预测奇偶总数的参数计算模型.根据模型确定的预测奇偶总数,为基于冗余有限域算术的S盒定制了两种多分块多奇偶校验的故障检测方案.推导优化了各分块预测奇偶计算公式,并通过穷举搜索找到了使整个电路结构最优的多项式系数与映射矩阵.仿真结果表明两种方案的随机多故障覆盖率均约为97%,验证了参数计算模型的有效性,突发故障覆盖率分别约为61.8%、76.3%,优于已有文献中大部分故障检测方案.综合结果表明,对比于已有文献中具有相似故障检测能力的故障检测S盒电路,所设计电路的面积-延时积最小.