IC设计中时序约束的自动化传播方法

在集成电路（IC）设计的过程中,准确地对顶层与模块的时序进行约束是时序分析及时序收敛的重要保证。为了提高效率,该文提出了一种时序约束的自动化等效传播方法,该方法包括时序约束的向下传播和时序约束的向上传播。相较于传统的时序约束的手动传播,自动化实现能有效地避免因设计与时序迭代而带来的时序约束的手动传播工作,减少了设计时序约束的人力成本,从而加速时序收敛的迭代周期,提高时序迭代与时序收敛的效率并节约人力成本。从实验结果来看,该方法在测试用例与项目工程应用中均能准确地生成对应的时序约束,显著提高了时序约束设计的效率及自动化程度。     

考虑物理布局布线约束的快速时序收敛

本文提供了一种准确高效的多角多模的快速时序收敛ECO解决方案,可以支持复杂So C集成电路层次化设计和多电压域设计。在时序优化过程中不但考虑了物理布局因素约束,还综合考虑了物理布线带来的影响,可以满足20nm先进工艺条件下的设计规则。不但保证了时延计算精度,而且与物理实现PR工具和静态时序分析STA工具保持着很好的一致性。它具有先进的优化算法,灵活的流程控制,能快速实现Setup,Hold,Max-transition等多目标的时序收敛,保证了芯片按时投片生产和产品上市时间。     

RapidIO交换芯片的静态时序约束设计

静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。     

采用微捷码工具处理65纳米设计时序收敛问题(下)

正如何完成多模时序收敛,同时考虑多角优化MMMC(多模多角)是多数后端工具吸引人们注意的主题所在。从理论上来说,由于MMMC能减少迭代次数,可帮助节省大量优化工作;但从实践上来说,我们发现将其用于复杂设计时存在许多问题。第一个问题就是约束和库准备工作复杂。微捷码拥有自己的MMMC方法,这里我们只用合并约束方式来进行多模时序收敛。     

软件

RZK实时内核实时RZK操作系统具有实时先发性的多任务内核,支持eZ80Acclaim微处理器和微控制器,内核采用可以升级的模块化设计,具有预置对象模块,提供广泛的功能和易于使用的应用程序设计接口。支持协作和分时调度,提供12μs的上下文开关转换速度,需要的ROM不过18KB,并且可以完全由用户配置,作为源文件和头文件的C语言库以模块方式提供,与ZDS II兼容。ZiLOGhttp://www.zilog.comLibero IDE加速时序收敛Libero IDE为用户提供更快的时序收敛特性,使ProASIC Plus FPGA的性能提高20%,并支持Red Hat 7.1。ChainBuilder软件允许…     

基于随机森林的网表级时序预测模型

在超大规模集成电路设计中,时序分析的准确性对指导时序优化,保证芯片时序收敛和运行性能至关重要.目前,时序分析绝大多数都是采用商用签核(Sign-off)工具时序报告,作为主要依据.在逻辑综合阶段,由于缺少物理布局布线之后的模块位置和布线结果等信息,因此很难得到准确的电容电阻等寄生参数,用于预测其对应的Sign-off时序.为提高逻辑综合阶段时序预测的准确性,在给定工艺库的情况下,以电路网表作为输入,采用线负载模型对网表的电容电阻等进行估算,并在此基础上利用Elmore Delay模型计算时延作为时序特征.在时序模型训练阶段,提取训练集电路网表的时序特征,以训练模型对应的Sign-off时序结果为标准,采用机器学习中的随机森林算法进行模型训练,包括构建三个模型:互连线时延(Wire delay)、互连线信号转换时延(Wire slew),以及输出负载(Output load).在测试阶段,本文以同工艺库下,新的电路网表作为测试集,输入给训练后的时序模型进行预测.我们的方法与商用工具PrimeTime相比,在Wire delay和Wire slew的Sign-off结果预测上,平均一致性(Correlation)分别提高了49%、37%.此外,我们的方法所预测的Output load与Sign-off结果的一致性在0.99以上.     

逻辑锁定和时序约束在高速数据采集中的应用

基于Altera现场可编程门阵列的逻辑锁定设计方法可提高复杂系统设计时的效率,在设计整合时,能更好地继承各个模块的实现结果;约束编辑器提供了指导Quartus II软件对设计进行时序收敛的一种手段。介绍了如何利用这两种设计方法对数字存储示波器中高速数据存储电路性能进行优化,并完成了4个相位不同,频率为250 MHz的数据通道的1 GHz数据流的存储。     

深亚微米ASIC设计中的时序约束与静态时序分析

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.     

静态时序分析在高速FPGA设计中的应用

介绍了采用STA(静态时序分析)对FPGA(现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束.针对时序不满足的情况,提出了几种常用的促进时序收敛的方法.结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用.实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在于可以全面、高效地完成验证任务.     

SoC逻辑综合阶段的时序收敛方法

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积和负载等多方面的约束.针对当前SoC设计综合面对的挑战,结合实际项目中的经验,提出了一种有效的对序收敛方法.该方法通过合理利用锁存器的特点设置虚假时钟占空比以及硬化时钟管理模块等方法,能够有效地改善时序,得到了预期的综合结果;从而降低了后端设计难度,减少了整个后端流程的反复时间,加快了设计周期.     

基于DSP的轴承故障诊断分析仪显示控制系统设计

设计了基于DSP的轴承故障诊断分析仪显示控制系统,给出了液晶显示模块与DSP的接口设计,解决了高速DSP与液晶模块之间时序不兼容的问题,用C语言编写了显示程序,实现了对液晶模块的显示控制.     

基于生成图的工作流多过程动态时序一致性验证方法

 提出了基于生成图的多过程动态时序一致性验证方法.首先从多过程的时间工作流网构建生成图,以图形化方式表达实例可能经过的路径和时间信息.在动态检测时,依据已经完成活动对生成图进行部分更新,再利用图中节点相关信息进行时间约束的验证.该方法可以解决资源约束情况下多过程时序一致性动态验证问题,而且能定位模型中出问题的路径,指导用户进行工作流时序异常处理或优化工作流模型;另一方面,生成图可供多个时序约束进行验证使用,具有较好的可重用性.     

深亚微米ASIC设计中的静态时序分析

随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键.描述了静态时序分析的原理,并以准同步数字系列(PDH)传输系统中16路E1 EoPDH(ethemet over PDH)转换器芯片为例,详细介绍了针对时钟定义、端口约束等关键问题的时序约束策略.结果表明,静态时序分析对该芯片的时序收敛进行了很好的验证.     

基于FPGA的八通道高速ADC的时序设计

针对八通道采样器AD9252的高速串行数据接口的特点,提出了一种基于FPGA时序约束的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据,利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求,实现并行数据的正确输出。最后通过功能测试和时序测试,验证了设计的正确性。此方法可适用于高端和低端FPGA,提高了系统设计的灵活性,降低了系统的成本。     

一种解决SDRAM接口时序兼容问题的方法

以单板硬件设计中微处理器（MCU）与SDRAM器件的接口时序兼容分析为案例,对微处理器与SDRAM器件的接口时序进行深入分析,并在此基础上提出了一种单板硬件设计中SDRAM接口时序兼容解决方法。该方法既可以实现处理器对多品牌多型号的SDRAM器件接口时序的兼容,又可以实现相同品牌多种速度等级SDRAM器件接口时序的兼容,对提高硬件设计的健壮性以及延长单板生命周期有重要意义。     

多时钟源分割方法在时钟树综合中的应用

本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法。应用该方法后,利用有效时钟偏移,仅通过少量时钟缓冲器的插入就解决了该模块设计中的建立时间违例问题,大大降低了后续时序收敛工作的复杂度,将时序修复耗时缩短为采用传统方法的20%。     

一种数模混合芯片中数字电路的时序收敛方案

在数模混合集成电路中,时钟信号是数据传输的基准,它对芯片能否正常工作起决定性的作用。由于数模混合集成电路的特殊性,在对时钟信号进行时钟树综合时,要对其进行特殊的处理。以串行外设接口及电平移位模块为例,提出了一种针对数模混合芯片中数字电路的时序收敛方案,验证结果表明此方案能够使时序很好地收敛。     

SoC设计中的低功耗逻辑综合策略

介绍了一种SoC(片上系统)电路的高效逻辑综合方法,用工具对功耗关键模块插入时钟门控单元来降低功耗,并用工具提取不带时钟门控模块的约束条件来优化相应带门控的模块,使SoC在最高主频率、面积和功耗等方面达到最优,且时序收敛较快.采用该方法对Unity805plus SoC芯片进行综合,取得比自顶向下、自底向上等传统综合方法更好的效果,在最差情况下最高频率为200 MHz,面积为8 773 410μm2,功耗为724.920 4 mW.在ULTRA60上运行时间为14h.[关键词:逻辑综合,SoC,时序收敛     

一种新的基于层次化模式实现的SOC时钟设计方法

通过对SOC传统时钟设计在层次化开发模式下遇到的新问题进行分析,提出了一种新的时钟设计方法．利用相位同步信号（Phase_sync）作为层次化模式中顶层（Top）和子设计（Sub--design）之间的桥梁,有效解决了顶层时序收敛时对子设计内部时序路径造成的影响．同时,规避了对时钟分频电路进行复位同步化处理,降低了物理设计时序收敛的难度．     

一种适用于DDR存储器控制电路的命令间时序控制验证方案

相变存储器(PCM)作为一种新型存储媒介，具备了高传输速率与非易失性的特点，可以同时满足内存与外存的应用需求，在实际应用中需要根据其特性设计相应的存储器控制电路.本文针对于使用了DDR传输协议的相变存储器读写电路，为满足其验证过程中的时序控制需求，提出了一种适用于PCM控制器的基于通用验证方法(UVM)的验证方案.该方案将命令间时序控制功能从UVM中的序列发生器模块转移到了驱动模块中，通过建立命令队列与时间表来优化这一控制过程，简化了时序判断结构.为了解决PCM读写速度差距导致验证模型数据阻塞的问题，采用了system Verilog中的旗语机制对命令与数据进行了并行化处理，以较简单的代码结构避免了高数据延迟导致后续命令数据发送被阻塞.结果表明，随着UVM中驱动模块的测试用例数从2000个提高到100,000个时，仿真效率提升幅度从20%提高到了127%,大幅提高了仿真效率；并且实现了读延迟期间穿插写命令的数据、命令并行控制效果.本文提出的方案优化了原有控制电路的验证结构，也可以作为各类DDR存储器验证环境的参考.