基于异构处理平台的机载实时图像识别

近年来,深度神经网络模型在机载图像识别方面的应用场景不断扩大,为了满足神经网络模型对硬件资源更高的实时算力需求,适应机载场景下的设备运行条件,集合嵌入式异构处理器资源,选取FTD2000/8作为主处理器进行算法调度,选取复旦微FMQL100TAI作为协处理器进行智能计算,并设计了具体的并行处理流程以加快计算过程。实验结果表明,相比于CPU单处理器,在CPU+NPU这样的异构处理平台下可以将图像识别帧率提高至2.8倍,同时识别精度误差控制在1.035%内,具有良好的性能功耗比表现。     

GRCC:一种通用可重构协处理器

描述了一种改进型可重构处理器--GRCC(General Reconfigurable Coprocessor).该处理器能够使用一般通用RISC处理器的协处理器接口,通过与通用处理器的协处理器指令通信,达到辅助主处理器进行大规模密集计算的目的.着重介绍了DCT算法在GRCC中的映射与实现,仿真结果显示,GRCC能达到6倍以上于通用处理器的性能,并在实现复杂度、运行效率与通用性中达到了一个权衡.     

基于MCU架构的运动估计协处理器的研究与实现

根据视频编码对运动估计算法灵活性的要求,本文给出了一种新颖的基于微控制器(MCU)架构的运动估计协处理器设计,并将单指令多数据和流水线技术应用于这一结构中.处理器各模块功能独立,由运动估计算法代码控制运行,结构中加入了运动估计专用插值树和累加器树,配合运动估计专用指令,完成一个8×8小块的匹配运算只需要11个周期.处理器中加入的数据链路控制和专用双引DMA控制器解决了数据传输的瓶颈问题.该设计结构新颖独特,清晰灵活,便于硬件实现,可配合不同的主处理器完成视频编码.硬件仿真和验证表明,协处理器可以在50MHz下稳定地工作.     

DReAC:一种新型动态可重构协处理器

本文提出了一种应用于数据并行和高密度计算任务的新型动态可重构协处理器——DReAC.DReAC可以独立地以并行或流水工作模式重构协处理器内部数据路径,完成主处理器分配的任务.DReAC由全局控制器、计算阵列和阵列数据缓冲区三部分组成.文中简要介绍了DReAC系统模型,并使用该模型模拟了部份典型算法在DReAC中的实现.仿真结果表明,在典型的多媒体和信号处理应用中,DReAC能够达到通用处理器的10倍以上的速度,甚至在某些应用中远优于其他可重构处理器的性能.     

基于混合架构的H.264/AVC视频编码器设计

提出了基于DSP FPGA混合平台的H.264/AVC编码器设计思路与实现方法.以DSP为主处理器,FPGA为协处理器实现算法的硬件加速,针对编码器中最复杂耗时的模块,设计相应的硬件加速引擎.并针对硬件加速引擎制定出便于控制和数据传输的软/硬件通信协议,实现了H.264/AVC D1编码器所需的实时性能.     

一种新的算法可编程的运动估计协处理器

本文针对块匹配运动估计快速搜索算法的要求,设计了一种算法可编程的运动估计及运动补偿协处理器。该协处理器设计采用软硬件协同处理结构。灵活的指令集和高效的硬件并行执行单元相结合,使得该协处理器具备可编程处理器结构及树形结构运动估计VLSI结构的优点,可以兼顾运动估计算法高处理效率和灵活性的要求。设计的协处理器不拘泥于某种快速搜索算法,通过改变内部程序代码,可以实现多种快速运动估计算法,包括TSS、DS、HEXBS、MVFAST、EPZS等,同时具备很强的可扩展性。与同类设计相比,本设计具有高效、灵活、算法可配置的特点,同时设计消耗的硬件资源也大幅减小。     

ARM11的2D-DCT/IDCT协处理器设计

提出一种基于协处理器的2D-DCT/IDCT硬件单元.该协处理器应用于以ARM11处理器为核心的SoC系统中,实现了具有较高精度的二维DCT和IDCT变换,在90nm工艺下达到500MHz频率.介绍了该协处理器设计实现的具体过程、算法设计与硬件结构,并对协处理器的设计效果进行了测试与分析.     

使用紧耦合协处理器进行算法加速

引言 在现场可编程门阵列的早期阶段,FPGA主要被用作芯片与芯片通信的接合逻辑或其他桥接类型的功能.现在的FPGA器件解决方案包含了完整的嵌入式处理器和处理子系统.设计人员要求在处理性能、新特性内容和降低成本等方面不断提高.随着对性能改善的要求进一步提高,FPGA固有的并行性提供了通过紧耦合协处理器实现硬件重大加速从而提升性能的独特能力.这在设计计算密集型应用时尤其重要.可从此类算法加速中获益的系统包括无线通信与图像处理平台,如在医疗、视频和其他图形应用中所见到的那些系统,它们需要大量的信号处理.     

一种任意时间片长度对CPU上下文切换代价影响消除的新方法

分析并量化了操作系统任务调度时上下文切换对CPU性能影响,得出了任务上下文切换代价对CPU效率影响关系.在此影响关系的基础上,提出了一种可行的Hyper-Scheduling方法.此方法通过在CPU内部设置一条特殊的任务切换专用流水线数据通路,并在通用寄存器堆上寄生一个相同的寄存器堆(影子寄存器堆)和监视访存状态的寄生逻辑,来监视各硬件资源运行情况,实现在CPU硬件资源闲置状态时进行预先数据准备或任务保存.当任务切换时将这条特殊数据通路与CPU主数据通路流水线进行交换,使上下文切换时间可趋近于零,任务切换代价被消除,上下文频繁切换或时间片长度缩短至近于零的情况下,CPU效率仍能够保持性能最大化.     

轻量级AES加解密芯片设计与实现

为满足资源受限环境下的安全加解密芯片的设计要求,提出了一种轻量级AES加解密实现方法.该方法采用8位串行数据通路,模块复合结构,并对加解密过程中的状态矩阵、列混合模块和密钥扩展模块的设计优化,用最少的硬件资源实现加解密功能,有效地提高硬件利用率.仿真及实验证明,该设计具有芯片面积小、功耗低的优点,可以满足无线移动网络以及其他资源受限环境.     

高速实时数据采集智能控制器的设计与实现

文章以嵌入式和数据采集技术为基础,研究设计并实现了基于ARM+FPGA体系架构面向高速实时数据采集应用的一种实用新型智能控制器。本文阐述了主处理器ARM最小系统、协处理器FPGA最小系统和ARM与FPGA通信接口等硬件系统技术的实现,以及Linux FPGA字符设备驱动程序开发、协处理器FPGA控制程序和主处理器ARM应用程序设计。智能控制器运用FPGA并行运算处理结构的优势,控制ADC进行高速数据采集。FPGA还可配置成软核处理器-Nios II嵌入式处理器,与ARM构成双核处理器系统。智能控制器通过ARM实现对FPGA的管理控制、实时数据采集和丰富外围接口的通信。     

高基FFT处理器高效地址产生算法

FFT算法是数字信号处理最常用算法,使用FFT处理器是进行FFT运算的重要手段之一。本文针对主基16局部流水的FFT处理器,提出了一种运用于高基FFT处理器的新型地址产生结构,能够进行16~4096点可变长的FFT运算,具有快速灵活的特点,且结构简单,适合FFT处理器中对数据通路控制的实现。     

基于SOPC的多处理器方案设计

嵌入式系统中系统时钟在提升空间上日趋饱和,上层软件需求日趋复杂,基于单CPU的设计方案很难适应这样日益复杂的需要。文章提出了基于SOPC的多处理机解决方案。针对目前嵌入式系统中单处理器的不足,提出了基于NiosII的多处理机、多计算机、混合多处理机模型。通过分析比较,针对混合模型中的系统功能单元进行了深入地研究,设计了基于NiosII的可扩展紧耦合多处理器方案。     

多DSP并行处理器的设计与实现

采用ADI公司的4片ADSPTS201作为主处理芯片,以LINK口互连的松耦合结构和Clust总线互连的紧耦合结构作为多DSP的拓扑互连形式,设计并研制了基于PCI的高速并行信号处理器。该处理器在设计上采用CadenceSPB15.5做了充分的信号仿真,保证了系统的信号完整性,经测试系统运行稳定。同时,该信号处理器具备松耦合和紧耦合2种互连方式,可满足更多种形式的算法结构,在图像处理、实时信号处理能方面有较好的应用价值。     

嵌入式处理器中分支目标缓冲器的研究与设计

针对嵌入式应用的特点,设计了一种基于RAM比较TAG的分支目标缓冲器(BTB),并通过硬件模拟方法(BTB控制逻辑用RTL实现,存储体用定制逻辑实现)研究BTB结构参数对BTB的性能、能耗以及对整个处理器系统的性能和能耗的影响,根据仿真结果选取应用于嵌入式处理器的最优BTB结构参数.根据该参数,进一步设计基于CAM比较TAG的BTB,经SPEC2000评测,相对于基于RAM比较TAG的BTB,基于CAM比较TAG的BTB可使功耗降低37.17%.     

一种多核处理系统通信机制的仿真模型

设计了一种多核处理系统通信机制的仿真模型,采用面向对象的设计模式对多核处理系统的互联节点、处理单元进行抽象,可快速搭建多核处理系统的硬件架构,支持不同互联结构和数据传输方法的仿真验证.测试结果表明,提出的仿真模型可对多核处理器中互联节点的通信能力进行精确仿真,可满足设计人员对多核处理系统硬件体系架构的性能评估需求,大幅缩短设计时间。     

基于OR1200的批处理协处理器设计

基于开源OpenRISC软核处理器OR1200,以其自主设计的指令集作为基础.通过增改处理器内核内部设计,设定了一个新建指令l.cp.OR1200通过指令l.cp完成对协处理器的调用,将操作数和执行码发送至协处理器,暂停CPU的指令流水线.协处理器自行完成对向量数据的批处理后,停止对总线的占用,并使OR1200的处理器内核恢复正常的指令处理流程.协处理器设定的功能为完成单边选大恒虚警检测算法.仿真结果验证了设计的正确性.     

挑战多核

MCU通常通过主处理器和协处理器架构形成多核;在高性能处理器(MPU)中,同构核、异构核纷繁复杂,对软件编程形成了挑战,需要仿真、虚拟化等技术来实现.     

基于RK3288的自动识别系统智能船载终端

作为硬件架构的核心，RK3288发挥着关键作用，其强大的CPU（中央处理器）和GPU（图形处理器）能力为船载终端提供了出色的计算和图形处理性能。设计了一款基于RK3288的智能船载终端，详细分析了其硬件设计、软件架构、接口实现以及数据解析等方面，以期构建一个稳健、高效且易于操作的船载终端解决方案。结果显示，该终端具有高效数据处理能力和多功能互联特点。     

LonWorks总线智能节点的设计与实现

在LonWorks总线技术中由于Neuron芯片的应用处理能力相对较弱,为了提高节点的处理能力,文中以ARM7微处理器为主处理器、Neuron芯片为通信协处理器,构成了基于主机的智能节点,并结合中央空调监控实例给出了智能节点硬件与软件的实现方法.在具体应用中,ARM微处理器和ShortStack技术的使用简化了节点的外围电路并将Neuron芯片从应用控制程序中解脱出来,从而提高了节点的数据处理能力.