CDMA2000中的Turbo码的改进

本文提出了第3代移动通信系统CDMA2000标准中采用的Turbo码编码和译码的改进算法。通过Matlab仿真对卷积码和改进后的Turbo码在CDMA2000前向信道中的性能比较分析,证明改进后的Turbo码性能优异并能够通过减少迭代次数从而减轻译码复杂度。     

ARM架构下Turbo译码时延性能研究

为了适应基于5G的物联网技术的快速发展,以ARM架构作为物联网终端设备的构想具有重要的实际应用意义。但ARM架构能否满足5G物联网终端性能要求仍然不明确,特别是终端对于海量数据的处理时延将直接影响其实际可行性。鉴于此,基于开源的空中接口平台(OAI),本文重点研究了采用ARM架构的Turbo译码时延问题,并与x86架构计算机进行对比。测试结果表明,基于ARM架构的译码延时要比基于x86架构的译码延时长20%～25%,鉴于两种架构性能上的差异,这一延时差距符合预期。     

Turbo码在电力线通信中的应用研究

在电力线通信(PLC)中采用具有较强纠错能力的Turbo码编译码方案，可以在电力线较为恶劣的通信环境下取得较好的通信质量。文中探讨了Turbo码在电力线通信噪声信道中采用几种不同交织器和分量码的性能，并给出了仿真结果。     

VDE-TER信道中基于先验修正因子的Turbo码译码改进算法

甚高频数据交换系统是国际海事组织主导e 航海战略中的主要通信方式之一。其中,VDE-TER业务根据物理信道特性划分了多种业务逻辑信道。为保证VDE-TER信道传输质量前提下提升数据传输效率,本文在深入分析VDE-TER不同业务逻辑信道下Turbo编译码算法基础上,提出了一种基于先验修正因子的Max-Log-Map改进算法。该算法针对VDE-TER不同业务逻辑信道Turbo编码特性,通过仿真和实际物理信道大样本性能测试,实现了VDE-TER特定逻辑信道的最优修正因子值确定。结果表明,加入修正因子的译码算法与传统译码算法相比,性能提升0.6~0.8 dB增益,为高性能VDES产品研制奠定了理论技术基础。     

Turbo码译码器的DSP实现

Turbo码以其优越的性能在通信系统中越来越受到人们的重视.由于Turbo码译码算法的复杂性,译码器通常需占用大量的存储空间和较长的运算时间,难以满足实际系统的要求.本文在深入研究Max-Log-MAP译码算法的基础上,对该算法进行了合理优化,提出了一种基于DSP的高效的软件实现方法.基于此方法实现的Turbo码译码器具有较低的误码率和较小的译码时延,在语音通信和数据通信中具有广泛的应用前景.     

RS码的译码算法及软件实现

RS码作为线性分组码中纠错能力和编码效率最高的码字,在无线通信中有着广泛的应用.为了实现RS码的软件译码,采用了由原理入手,给出译码步骤的方法,对Rs码译码原理进行了较为详细的描述,同时给出该算法软件实现的流程图.     

基于FPGA的Turbo码数据传输系统的实现

Turbo码是在低信噪比条件下具有良好纠错性能的信道编码,以与香农限仅差0.7 dB的特征而受到了科学研究者的广泛关注.目前,采用Turbo码实现大量数据的传输已经成为了无线通信传输协议的标配.介绍了Turbo码及其FPGA的实现,深入分析了Turbo码的解码理论与算法.首先,分析了Turbo码的编码流程及特性.其次,介绍了Turbo码的解码流程,并且讨论了在其解码过程中运用的Max Log MAP算法.最后,采用现场可编程逻辑门阵列(FPGA)硬件平台实现Turbo码的实时数据传输系统,并取得了良好的结果.     

Turbo译码器滑动窗的改进及其FPGA设计

针对Turbo译码算法的硬件实现进行了研究,在综合分析目前Turbo译码器硬件实现优缺点的基础上,提出了一种基于FPGA的滑动窗硬件实现算法新结构,对存储、时延、硬件消耗等细节做了一系列优化,并在Xilinx的XC3S1500 FPGA上实现。仿真结果表明,该算法结构在降低时延、保证码性能的基础上减少了硬件消耗。     

RS码的Step-by-step译码及软件实现

RS码以其强大的纠正随机错误和突发错误的能力，被广泛地应用于各种数字通信系统中。其译码算法是实现RS码的核心，Step-by-step算法与传统的译码算法相比，不用计算错误位置多项式，可以大大地节省译码时间。文章在分析RS码的基本原理及Step-by-step译码算法的基础上，介绍了一种用软件来实现Step-by-step译码算法的方案，并且给出了流程图。     

基于Turbo码的卫星通信系统仿真研究

介绍了一种基于Turbo码的仿真方法。对Turbo码在卫星通信系统中的应用进行了较为详细的仿真建模和性能分析,设计了Turbo码的编码和译码器部分,并对仿真过程中的关键问题加以分析,通过仿真结果与理论比较,验证了仿真的正确性。     

A novel decoding scheme based on recalculation for double binary convolutional turbo code

To decrease the storage complexity of a double binary convolutional turbo code (DB‐CTC) decoder, a novel decoding scheme is proposed in this paper. Different from the conventional decoding scheme, only a part of the state metrics is stored in the last‐in first‐out (LIFO) state metrics cache (SMC). Based on an improved maximum a posteriori probability (MAP) algorithm, we present a method to recalculate the unstored state metrics at the corresponding decoding time slot, and discuss in detail the procedures of the recalculation are discussed. Because of the compare–select–recalculate processing operations, compared to the classical decoding scheme, the proposed decoding scheme reduces the storage complexity of SMC and the amount of memory accesses by approximately 40% while limiting involved computational cost. Moreover, simulation results show that the proposed scheme achieves good decoding performance, which is close to that of the well‐known Log‐MAP algorithm. © 2013 Institute of Electrical Engineers of Japan. Published by John Wiley & Sons, Inc.     

基于Turbo编码的DMT系统性能分析与仿真

本文提出了一种将Turbo编码与离散多音频超高数字用户线(DMT-VDSL)结合的构架,以解决传统最佳接收机中符号判决带来的译码损失,使其适合高速数字传输系统。该构架利用Turbo码在加性高斯白噪声信道中的出众表现来提高DMT系统性能;同时,将Turbo迭代译码思想引入到联合检测,有机结合信道译码和多用户检测技术,通过迭代交换软MUD及软信道译码间的信息来逼近最优检测。仿真结果表明,该构架拥有优异的性能,并且在2次迭代后就能收敛,减小接收端的延时,提高了系统的有效性。     

Turbo码的并行算法研究

不同于传统的Turbo码,该文基于扩展咬尾递归系统卷积码(extended tail Biting recursive systematic,ETB-RSC)的思想,提出了一种并行的扩展咬尾Turbo码(parallel extended tail biting turbo code,PE-TBTC),它通过将接收序列分为若干子序列并行译码来显著提高译码速率。理论分析和仿真结果表明,PE-TBTC译码结构在不降低系统性能的前提下,以牺牲一定的硬件资源为代价,可以成倍地缩短译码所需时间。     

Transformed HCT for parallel Huffman decoding

This paper proposes a novel and generic Huffman code table (HCT) transform and a simple parallel Huffman decoding method. Codes of the original HCT are left‐aligned, reordered in value, and partitioned into sub‐bands. Two kinds of modification to the codes are introduced in order to reduce the number of sub‐bands. The Huffman decoder can be implemented with a minimized size of single LUT, and the parallel decoding can be completed easily, at a constant rate of up to one code per cycle. An example of MP3 decoder and AAC decoder has been designed to demonstrate the efficiency of the proposed method. Copyright © 2014 John Wiley & Sons, Ltd.     

Sensitivity analysis of the channel estimation deviation to the MAP decoding algorithm

As a necessary input parameter for maximum a-posteriori(MAP) decoding algorithm, SNR is normally obtained from the channel estimation unit. Corresponding research indicated that SNR estimation deviation degraded the performance of Turbo decoding significantly. In this paper, MAP decoding algorithm with SNR estimation deviation was investigated in detail, and the degradation mechanism of Turbo decoding was explained analytically. The theoretical analysis and computer simulation disclosed the specific reasons for the performance degradation when SNR estimation was less than the actual value, and for the higher sensitivity of SNR estimation to long-frame Turbo codes. __________ Translated from Journal on Communications, 2006, 27(1): 41–44 (in Chinese)     

基于AMBA-AHB总线多核平台的JPEG解码

随着半导体工艺技术的发展,在单一芯片上集成多个处理器核已成为可能,在高端应用需求的驱动下,片上多处理器系统（Multi—Processor System-On-a-Chip,MPSoC）为高度并行的计算和通信提供了一种可行的解决方案。本文首先描述了一种基于AMBAAHB层次总线结构的片上多处理器系统硬件架构,然后以此为基础实现了2种并行化的JPEG解码算法。实验采用Altera Stratix Ⅱ FPGA器件,整个系统运行在60MHz的时钟频率下,与采用单个处理器实现的串行JPEG解码算法相比较,在集成了4个处理器核的MPSoC系统架构上实现的并行JPEG解码算法得到的最大加速比为2．23。