基于FPGA的Rijndael-Ecc加密系统的实现

针对目前物联网易被攻击的特点,提出一种基于FPGA的Rijndael-ECC混合加密系统。方案采用Rijndael模块对数据进行加密,用散列函数加密算法处理数据得到数据摘要,用ECC加密算法实现对摘要的签名和私钥的加密,各模块采用并行执行的处理方式。同时利用流水线思想对Rijndael的轮单元结构进行了改进,提高了整个加密系统的工作效率,完全满足了物联网对于稳定性、功耗以及处理速度的要求,给数据传输的安全性提供了高强度的保障。     

基于FPGA硬件加密的设计与实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

基于FPGA的高级数据加密AES中的字节替换设计

介绍AES中的字节替换算法原理并阐述基于FPGA的设计和实现。为了提高系统工作速度．在设计中应用了流水线技术。最后利用MAXPLUS—Ⅱ开发工具给出仿真结果，并分析了系统工作速度。     

基于FPGA的高级加密标准AES设计与实现

确保网络与通信安全的最重要的工具就是加密,对称加密中又以AES加密算法最为重要,目前已成为标准,研究AES加密算法对于防范信息安全泄密具有重要意义。本文对AES加密算法做简单的介绍,并利用硬件描述语言进行设计,设计采用流水线的思想,AES-128算法共有10轮,在每一轮之间都插入流水线寄存器,提高系统工作频率,最终下载到FPGA芯片CycloneIII系列的EP3C120F484I7器件中,经验证功能正确。     

基于AES和ECC的混合加密系统的设计与实现

基于AES的加密算法具有速度快、强度高、便于实现等优点和ECC加密算法具有密钥分配与管理简单、安全强度高等优点,采用AES加密算法加密大数据块,而用ECC加密算法管理AES密钥,通过集成AES加密算法和ECC加密算法的优点,实现了加密速度快和安全方便管理密钥的优点,有效地解决了密码体制中速度和安全性不能兼顾的问题。     

并行AES算法加密解密电路的高效实现

介绍了AES算法的基本原理,为了在加密和解密过程中轮操作能够共用,结合算法的结构特点,设计了等效的轮操作结构,使用迭代的方式设计了通用的AES算法加密解密电路结构,通过外部输入信号控制其工作在加密或解密状态,整个加密解密系统电路由6个AES算法核并行组成,以提高算法处理速度.综合仿真结果显示,系统电路时钟频率为177.9 MHz,处理速度达到5.69Gb/s.     

基于FPGA的固态盘ECC实现

以Nandflash为存储介质的固态存储系统中,因Nandflash的固有特性,在多次读写后,储存在flash中的数据将会变得不可靠。所以有必要开发一种能实现数据可靠传输的手段来提高丑ash和主控芯片之间数据传输的可靠性。文中介绍了ECC码的特点和原理,在FPGAzg-发环境下实现Ecc校验功能。并通过工程实现,在FPGA上实现了该ECC算法。测试结果表明256Byte数据生成22bit的ECC校验数据．能够检测1bit错误和2bit错误．并能纠正1bit错误．     

基于ECC数字签名系统的设计与实现

讨论了ECC数字签名的算法及其实现过程,实现的平台是借助于VC。ECC数字签名是数字签名的一种,一个数字签名方案由两个部分组成：带门限的公开签名算法和验证算法。公开签名算法是一个由密钥控制的函数。这里所使用的是CDSA算法,多次用到了大数运算,并且对其算法的复杂度进行了分析。旨在使读者对ECC数字签名有一个清晰的概念,对数字签名的过程有更深刻的了解,并意识到数字签名在日常生活中承担着越来越重要的角色。     

基于FPGA的NAND Flash ECC校验

基于Flash存储器的Hamming编码原理,在A1tera Quartus Ⅱ 7.0开发环境下,实现ECC校验功能.测试结果表明,该程序可实现每256 Byte数据生成3 Byte的ECC校验数据,能够检测出1 bit错误和2 bit错误,对于1bit错误还能找出其出错位置并予以纠正,可应用于NAND Flash读...     

AES算法中S-box和列混合单元的优化及FPGA实现

由于AES算法的硬件实现较为复杂,在此提出一种优化算法中S-box和列混合单元的方法.其中S-box通过组合和有限域映射的方法进行优化,列混合单元使用算式重组的方法进行优化.这些优化设计通过组合逻辑实现,经过仿真并在Xilinx Spartan 3系列FPGA上进行综合验证,可以将结构简化,使AES电路面积得到优化,明显节约硬件资源.     

基于ECC和AES相结合的加密系统的实现

网络数据的安全传输对电子商务的发展起了至关重要的作用。现主要讨论了将ECC和AES相结合的加密方案，旨在实现加密效率更高，安全性能更好的加密系统，该系统可用于电子商务，网络通信等多个领域。     

AES加密算法的一种优化的FPGA实现方法

介绍AES算法的原理并阐述了明文分组和密钥长度都是128 b的情况下基于FPGA的设计和实现。结合算法和FPGA的特点,采用查表法优化处理了字节代换运算、列混合运算和密钥扩展运算。同时,为了提高系统工作速度,在设计中应用了流水线技术,但由于流水线结构不能用于反馈模式,因此,实现时使用的是电码本模式(ECB)的工作方式。利用QuartusⅡ开发工具给出仿真结果,时钟频率达70.34 MHz。最后做了应用分析。     

AES密码算法的FPGA优化设计

主要介绍基于FPGA的AES算法优化设计.从AES加密算-法的介绍、Rijndael算法的描述、AES密码算法的优化设计、AES密码算法的FPGA实现、PC机与FPGA的通信设计等方面论述实现硬件加密的方法,手段、可行性和优越性;实现了基于FPGA技术的Rijndacl算法,并给出了相应的各种仿真波形和结果.     

针对AES加密算法的研究及其FPGA实现

旨在对AES加密算法进行研究,并采用Nios Ⅱ CPU的SOPC集成实现方式,基于FPGA设计出了具有加解密功能的、密钥可配置的、资源利用和吞吐量都十分理想的SOPC加密系统.系统轮变换通过状态机进行控制,采用加密内部和解密外部的密钥扩展方式,大大提高了系统的实现速度.     

基于AES加密电路的防复制电路及系统设计

随着各种抄板技术和芯片解剖技术的发展,嵌入式系统芯片正面临着越来越多受攻击风险,如何保护嵌入式系统产品不受非法复制,正日益受到人们的关注,各种防复制方法也应运而生。由此设计了一款软硬件协同的新型防复制电路及系统,用以实现对嵌入式软件版权的保护。防复制电路采用AES加密算法与嵌入式芯片进行多次随机动态加密验证,使破解者无法通过监控通信数据来破解验证保护。防复制电路中内置CPU和安全存储器,用来存储关键数据以及执行部分嵌入式程序,让破解者无法获得嵌入式芯片中完整的程序,从软硬件两方面实现了对嵌入式产品版权的充分保护。本电路在FPGA上进行了实现,并搭建被保护芯片与防复制FPGA电路的联合保护系统,实测结果显示该系统很好的完成了防复制的功能,未通过动态加密验证无法启动系统,此外,没有防复制电路的配合,无法执行完整的嵌入式芯片中的程序。     

一种Nand Flash ECC校验设计及FPGA实现

基于汉明码设计了ECC校验算法,在基于FPGA的NAND Flash存储器上实现了纠错功能.该算法每4 kbyte生成3 byte ECC校验信息,能够检测双比特错误且纠正单比特错误,算法简单,占用硬件资源较少,提高了存储系统的可靠性,具有一定实用价值.     

基于FPGA的EPON系统中新型OLT的设计

介绍了EPON系统中OLT的系统组成,提出了OLT的FPGA实现方案,以模块化的方式分析了硬件实现中各部分的功能和具体实现,并给出了OLT处理控制帧的软件实现流程图.     

基于FPGA的AES3/EBU数字音频接收器的设计

为给数字广播电视设备提供AES3/EBU数字音频接口并提高系统集成度与灵活性,研究了一种采用ALTERA Cyclone Ⅱ FPGA实现AES3/EBU数字音频接收器的方法,用过采样的技术提取出AES3/EBU数字音频数据中的时钟,并且将每一帧中的音频取样值及其相关数据同步并行输出,也可转换成ⅡS的形式输出,完成了专用的AES3/EBU数字音频接收芯片的功能.     

基于FPGA的AES算法的实现

介绍了高级加密标准( AES,Advanced Encryption Standard)算法的原理,设计了一个能够实现初始密钥128位、192位和256位可选的AES加解密算法系统,以适应多种使用环境.实验结果表明了基于现场可编程门阵列(FPGA)可编程逻辑器件的实现方法提供了并行处理能力,达到设计所要求的处理性能基准.整个设计具有很强的实用性,运行稳定,且效果良好,可以被广泛应用于网络,文件等安全系统.