Census立体匹配算法的硬件实现

立体匹配是立体视觉技术的核心算法,但计算量大,实时性差,现有的基于FPGA的实现方法虽然可实时实现,但芯片选型通常是高性能FPGA芯片。该文针对Altera高性价比CycloneII系列FPGA芯片提出一种Census立体匹配算法的硬件实现结构,可实现640×480立体图像的实时匹配。与现有方法相比,资源占用低,匹配速度快,适用于低成本应用。     

易于硬件实现的OFDM系统采样频率同步算法

分析了正交频分复用（OFDM）系统中采样频率偏移对系统性能的影响,提出了一种在频域进行估计和校正的采样频率同步算法.该算法易于硬件实现,与采用最小二乘法（LS）的估计算法相比可以减少20%的硬件资源,提高1倍的工作速度.根据IEEE 802.11a无线局域网（WLAN）标准进行了算法仿真和现场可编程门阵列（FPGA）上的硬件实现研究.仿真结果表明,无论是在高斯白噪声（AWGN）信道还是多径信道下,该算法均可以有效地对采样频率偏移进行校正,使系统性能符合标准要求.通过在FPGA上的硬件实现以及使用Xilinx的Chip scope Pro进行的在线实时验证表明,该算法可以在占用较少硬件资源的条件下,实时、连续地对信号进行处理,可以作为一个完整OFDM基带处理器的子模块.     

软件定义网络中一种两步式多级流表构建算法

针对软件定义网络中流表规模的扩张以及流表存储资源利用率低效的问题,提出一种两步式多级流表构建算法．第1步基于流表中不同的流类别对匹配域进行拆分,简化不同流类别之间的通配表项;第2步根据匹配域的重复率对流表进行正交分解,进一步压缩了流表中的冗余表项．仿真实验表明,该方法能够节省60%以上的流表存储空间,相对于现有方法,流表压缩率提高了21.4%到51.5%．使用现场可编程门阵列的验证结果表明,该方法能够在优化存储空间的同时保证硬件可实现性和流水线的处理速度,数据吞吐量可达197MPacket/s,支持100Gbit/s的线速处理．     

应用于软件无线电的QDPSK调制解调算法的硬件实现

介绍了应用在软件无线电技术中的4进制相对相移键控调制解调算法原理,完成了该调制解调算法的MATLAB建模和仿真,设计了基于VerilogHDL语言的调制解调系统各个模块及整个系统的硬件,实现了基于QuartusII 6.0开发环境的功能仿真和综合.仿真结果显示,该设计方案成功地实现了基于FPGA的4进制相对相移键控调制解调算法,得到了预期结果.     

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究Turbo码译码算法的基础上,提出一种高效实现log-MAP算法的硬件结构,基于此结构实现的用于宽带码分多址系统的Turbo码译码器具有较低的误码率和较小的译码延迟.     

非参数化立体匹配算法的FPGA实现

针对无人车导航中立体视觉实时性的要求,提出了一种基于现场可编程门阵列（FPGA）的立体匹配方案及硬件结构.该方案采用非参数化的CENSUS算法进行立体匹配,克服了传统方法受亮度差异影响大的缺点,运算简单,适合硬件逻辑操作.基于FPGA的硬件系统利用合理的流水线设计提高了数据处理的并行性,可以实时地对大数据量进行处理.利用双目立体视觉硬件系统,进行了合成图对和真实图对的测试.实验结果表明,所提出的立体匹配方案和硬件结构能够以15 ms的速度完成匹配,并且具有较强的鲁棒性.     

主动队列管理算法的现场可编程门阵列硬件实现方案

提出了主动队列管理(AQM)算法的现场可编程门阵列(FPGA)硬件实现方案,以提高算法的执行速度和实时性,降低路由器的资源占用。编写了串口通信程序来实现FPGA与软路由器(IPCop)的数据传输,并将该实现方案应用于随机早期检验(RED)算法。实验结果表明,在硬件层面上实现了FPGA与路由器的通用通信接口以及RED算法快速、有效的拥塞控制功能,为FPGA实现其他AQM算法提供了一种有效可行的方案。     

心率诊断的FPGA硬件实现及仿真

心电（ECG）信号的检测和分析,是临床了解心脏功能、辅助诊断心血管疾病和评估其他治疗效果的重要手段。对心电信号检测方法进行了扼要分析,给出了一种采用动态阈值来检测R波群的方法。在此基础上提出了一种基于现场可编程门阵列（FPGA）硬件实现心率诊断的方案,结合QuartusⅡ进行软硬件仿真,说明本法对R波的检测和识别是切实可行的,有助于对心电信号诊断的准确判断。     

基于FPGA的自适应均衡器设计与实现

在对LMS算法进行MATLAB仿真的基础上，采用硬件描述语言VHDL和FPGA完成LMS自适应算法的硬件实现。自适应均衡器的设计采用自上向下的设计思想、串并行相结合的流水线操作方法、定点运算方法，在QuartusⅡ4．1平台和StratixⅡ系列芯片上进行了综合和仿真。结果表明，该设计结果符合要求，能实现自适应过程。     

IP流分类器的设计与实现

介绍了IP流分类器的设计和实现方法,采用SOPC的思想,在FPGA上实现了C8051功能、MAC模块、TCAM模块等,通过PHY芯片的RGMII接口与FPGA实现的MAC模块通信捕获IP数据包,使用TCAM模块对IP数据包进行分类.整个设计采用硬件描述语言Verilog HDL 来实现,通过仿真和实验证实该设计舛实现高速IP流分类功能是可行的.     

基于FPGA的高速RS编码器的设计与实现

本文主要研究RS时域编码器。首先分析了有限域下的RS码编码理论,并侧重于实现常系数并行乘法器。文中使用Verilog HDL语言的RS（255,239）编码器的设计方法,并搭建了验证平台,使用QuartusII验证功能和时序的正确性。最后,使用Modelsim仿真出结果,与Matlab仿真计算的结果一致。结果表明,编码器性能良好,与现有的设计相比,速度快和占用的硬件资源少。     

一种高速数据采集系统的设计与实现

设计并实现了一种基于乒乓操作的高速数据采集系统。该系统使用两片SDRAM,同时设计了一种全新的SDRAM控制器,以现场可编程逻辑门阵列作为核心平台,通过高速数据接口,将采集到的数据通过总线传输到处理模块进行后续处理,从而完成数据的采集和处理任务。通过FPGA软硬件平台验证表明,该系统各模块均工作正常,并达到吞吐率指标,可满足数据采集、数据缓冲和数据接口匹配的需求。     

基于Lorenz系统的离散分析与FPGA实现

以现场可编程门阵列(field-programmable gate array,FPGA)和IEEE754标准为基础,设计出能产生Lorenz混沌信号的数字电路. 首先,根据Euler法、Runge-Kutta法,分别将系统方程离散化. 然后,利用Verilog HDL语言编写程序,运用Xilinx软件、Modelsim软件将程序综合、编译、检测. 最终,将生成的bit文件烧录到FPGA中,通过示波器观测系统的混沌态与非混沌态. 对比论证不同算法的实现效果,得出二阶Runge-Kutta法是实现经典混沌系统的FPGA仿真的最优离散方法,为后续混沌信号在数字化领域的进一步发展提供参考和依据.     

基于CORDIC的基4-IFFT／FFT算法的硬件实现

该文给出了一种基于CORDIC的基4-IFFT／FFT算法,只需加减法和移位即可实现乘法。在QuartusⅡ上建立了一个VHDL无乘法器递归结构的仿真模型进行验证,在CycloneⅡ系列的开发板上完成硬件实现。实验结果表明,对于1024点的FFT运算,该文给出的算法相比于级联结构可节省55％的硬件资源。对于20MHz下的64点FFT运算,时间约为13μs。整个算法成本低,速度较快又采用模块化思想设计,可移植性强,通用性好,在可见光OFDM调制解调系统中有很好的应用前景。     

阵列的采样及折叠分析

本文将首次把伪随机序列分析中常用的采样及折叠方法,系统地引入高维最佳2元阵列的研究之中,并得到了一些新结果。例如:1)给出了构造高维最佳2元阵列的几种新方法;2)证明了一类最佳2元阵列是不存在的。     

基于FPGA的陀螺信号采集系统设计

针对无驱动结构硅微机械陀螺的数据采集要求,论述了一种陀螺信号数字采集系统的设计,主控芯片选择Altera公司的现场可编程门阵列(Field-Programmable Gate Array,FPGA)芯片EP4CE15F17I7,AD芯片采用MAX1188,与上位机的通信选择RS232通信协议。主要内容包括硬件的设计、AD时序的控制、通信协议的实现等。经试验验证,制作的样机可以采集到各种工况陀螺信号,且系统稳定,具有较高精度。     

改进型链路负载自适应抽样测量算法

为了提高网络负载测量的效益和灵活性,在对自适应控制理论及实际流量特征进行研究后,提出了一种改进型的网络负载自适应抽样测量算法, 并对该算法的优越性及改进前后算法的性能对比进行了仿真研究. 结果表明,改进型算法不仅降低了测量开销,而且还可将测量精度提高40%以上. 另外,该算法可提供不同可视化粒度输出,使网络负载测量具有更大的灵活性和可操作性,更适宜于高速、高突发程度的网络测量环境.     

一种忆阻器离散混沌映射的设计及FPGA实现

忆阻器是一个无源二端口电子器件,在非线性应用领域具有巨大潜力。忆阻器具有的非线性电压电流特性,可以应用在混沌领域。 Cubic映射是一个比较简单的混沌映射,该文使用忆阻器的非线性特性对Cubic映射进行修改,得到一个新的忆阻器混沌映射,使用DSP Builder 对其进行图形化设计,并研究该混沌映射的基本性能,用FPGA实现该混沌映射。     

基于FPGA的改进DES加密算法的实现

本文针对基于FPGA硬件设计方法的特点,对DES(data encryption standard)加密算法进行了深入分析,提出了一种基于现场可编程阵列(FPGA)的DES改进算法.该算法采用3级流水线生成子密钥,提高了子密钥的生成速度;采用状态机方法控制子密钥的产生时间,避免出现时钟延时;而且S盒随时间的变化可动态刷新,从而实现牢不可破的"一次一密"的密码体制.最后给出了由VHDL描述语言实现的硬件算法,并在Xilinx Virtex-II Pro平台上进行了仿真实验,结果表明了硬件实现算法的正确性,而且系统硬件资源消耗有所降低,系统的处理速度得到较大提高.因此基于FPGA实现的DES加密算法适用于实时性较强的场合.