PLI—CRC校验码在EoS封装技术中的实现

EoS（Ethernet over SDH）技术结合了SDH和以太网两者的优势,实现了以太网数据在SDH上传输。针对硬件资源优化及EoS系统中数据帧长PLI的CRC-16校验码算法特点,提出基于FPGA的改进实现方法,通过电路仿真与综合结果表明,该方法实现了对高速并行化数据传输的有效保护,在资源消耗、实现效率两方面都取得了较好效果。     

100BASE-FX物理层收发器设计与仿真

为了提高以太系统的传输速度，主要对以太网物理层收发器模块进行了相关研究.在收发器模块中，采用了串并转换、4B/5B编码等并行编码方式替代了普通的曼彻斯特编码方式，将数据并行输出.并行传输方式与传串行传输相比，可在相同时钟频率内提供更多的有效数据，从而提升系统的传输速度.仿真结果表明，收发器模块在25 MHz时钟下实现了100 Mbit/s的收发速度，大幅提高了传输效率.     

基于STM32的校园能耗监控系统的以太网接口设计

本文针对校园能耗监控系统,介绍了一种基于STM32单片机和以太网控制器的以太网接口设计方案,阐述了STM32微处理器及ENC28J60芯片的功能和特点,并给出了系统的硬件和软件设计方案.根据该以太网接口设计一个在Web服务器上控制照明的测试,通过测试证明,该设计能够在校园能耗监控系统中进行信息的高速、远程传输,完成以太网接入功能.     

基于单窗口扫描的并行EBCOT编码

针对JPEG2000中EBCOT编码算法在上下文的生成过程中需对比特平面进行多次扫描,提出基于单窗口扫描的并行EBCOT编码算法.通过预存行状态去除带间相关性,然后进行基于单窗口的上下文逻辑编码,并优先计算比特平面状态值,实现一次扫描完成比特平面及平面内三个通道的并行编码.实验结果表明,在保证一定编码质量的前提下,有效地提高了JPEG2000系统的并行性,压缩了编码时间.     

异构多处理平台并行实时编码算法研究

针对以CPU为处理平台的H.265/HEVC串并行编码效率较低的问题,设计了一种基于异构多核CPU+GPU处理平台的并行实时编码算法。按照CPU和GPU互不相同的硬件特性分配任务,降低了时间复杂度,同时使CPU和GPU的协作能力获得了提升,计算资源得到了更加合理的利用。视频编码并行化设计提高了编码效率,高清视频的编码速度最高可达26.31帧/s,实现了高清视频的实时编码。     

并行中继网络中复数域网络编码的优化设计方案

在并行中继网络中,基于复数域网络编码的并行中继方案具有较大的传输时延以及目的节点检测复杂度,提出了一种复数域网络编码的优化设计方案,性能分析和仿真结果表明,优化设计方案具有与并行中继方案相同的网络吞吐量和分集增益性能,且该方案进一步减少了信源符号的传输时延,降低了目的节点检测复杂度,与并行中继方案相比,符号错误概率有所...     

PI总线接口芯片编译码电路的推导及实现

PI总线是并行接口总线的简称。它采用单字或双字的方式在多个并行工作的模块之间传送数据。由于不依赖于CPU，它具有较好的兼容性、实时性和可靠性，适用于多处理器系统中多个并行工作模块的互连。本文以32位纠错非混合方式的数据线和数据检查线为例阐明了PI－BIU编码译码电路的原理，提出了一种EDA技术在该电路设计中的具体思路及VHDL语言的实现方法。     

基于嵌入式以太网的射频卡读卡器的设计

基于嵌入式以太网的射频卡读卡器是一种可以通过网络进行远程身份认证的设备.读卡器利用Freescale带有以太网模块的32位CoIdFire系列中MCF52233芯片进行设计,可以直接接入局域网.该款读卡器可以应用在高校上课签到、实验考勤等管理系统中.阐述了基于嵌入式以太网的射频卡读卡器的设计思想、电路设计和实际应用.     

实时以太网视频的室内可见光通信系统研究

将LED照明和可见光通信技术结合,构建出基于室内实时以太网视频传输的可见光通信系统.系统发送端利用高速场效应管直接驱动控制光源,并结合以太网数据特征,采用UDP传输协议,对信号进行4B:5B和非归零反相编码(NRZI)相结合的编码.接收端采用基于FPGA的数字锁相环技术对光探测信号的时钟和数据进行恢复和提取.系统实现了室内1m距离的实时以太网视频可见光通信传输,促进了可见光通信技术的实用化.     

万兆以太网物理层解码电路设计

采用0．18um CMOS工艺设计了万兆以太网10G BASE-R标准的物理层电路芯片,该芯片接收16路644．53Mb／s的并行数据,输出72路156．25Mb／s的并行数据．电路采用并行处理方式．     

RFID系统数据传输中CRC算法的分析与实现

分析了基于ISO/IEC 18000-6协议的超高频(UHF)RFID系统数据传输中循环冗余校验(CRC)算法的原理和特点,在经典LFSR电路的基础上,采用按字节并行计算CRC校验码的方法,以CRC-CCITT生成多项式为例,用Verilog HDL语言设计实现了8位并行CRC-16电路.在Quartus Ⅱ8.0综合开发环境下进行时序仿真,并在FPGA芯片EP1C6Q240I7上测试验证,结果表明:所设计的电路在一个时钟周期内处理8位数据,符合协议规定,满足超高频RFID系统的通信速率要求.     

嵌入式系统CRC循环冗余校验算法设计研究

介绍了CRC循环冗余校验基本原理及生成多项式表示,分别研究了嵌入式系统CRC 8 Dallas/MaxiM与CRC 16 iBM生成多项式及其硬件描述.以Ds18B20器件的ROMiD/sCRatChpaD数据校验及MODBus总线网络数据帧校验为例,通过对生成多项式及硬件描述的分析研究得出了基本比特型校验算法设计,在数学推导的基础上得出了其改进的比特型校验算法及单字节、半字节查表校验算法.为获得更高的校验速度,提出了一种基于块及多表的校验算法,比较了几种校验算法的ROM空间占用与校验处理速度.所设计的CRC校验程序为嵌入式系统数据的可靠传输提供了重要保证     

基于以太网传输的远程抄表系统的研究

提出一种基于以太网传输的远程抄表系统方案;详细介绍了系统的硬件设计,以及通过89C52控制RTL8019AS实现以太网通信的方法。由于将应用十分广泛的以太网作为传输媒介,故系统具有良好的经济性和可扩展性。     

新一代以太网的结构模型和并行传输设计

新一代以太网通常是指速度超过10 Gb/s的以太网,为开展和推动新一代以太网更深入的研究,介绍了国内外的研究进展,利用结构化功能分层方法构建了40 GbE和100 GbE在不同传输模式下的层次结构模型和功能模型,并对各参量进行了分析;研究了物理层各子层与接口之间的关系,以及传输模式与结构模型中各要素之间的关系;提出了并行传输的设计思路、技术方案和典型的实现。为研发新一代以太网产品提供了技术支持。     

基于ARM9的次声采集与网络传输系统设计

为了解决次声网络的信号传输问题,开发了一种基于32位ARM系列的微处理器S3C2410X与串行A/ D转换器TLC2400,利用Linux操作系统内嵌的TCP/IP网络协议构成一个次声波采集与网络传输系统,并对系统的结构原理、主要外围接口和系统软件设计框架进行了详细说明.     

基于FPGA的以太网与E1协议转换器的实现

介绍了采用Xilinxspartan2系列FPGA芯片,配以异步SRAM,完成了以太网数据流和E1数据流之间的相互转换,并给出了SRAM接口模块和HDB3编码模块的算法设计流程及相关仿真结果。     

高性能桌面超级并行计算机Linux PC集群系统

并行处理技术是衡量一个国家综合国力的重要标志之一,而桌面超级并行计算机--Linux PC集群系统由于具有可扩展性好、成本低廉、高性能和能够获得免费的Linux,PVM及MPI并行编程环境等优点,从而特别适合我国国情.根据当前并行处理硬、软件资源的发展状况,提出了Ethernet,Fast Ethernet,Myrinet,ATM和Giganet 5种构建Linux PC集群系统的选择方案.     

一种基于ARM的以太网串口服务器的设计

本文提出了一种低成本、高性能的以太网串口服务器的软硬件设计方案。该服务器以Codex．M3的芯片STM32F107VCT6为核心控制器,采用DP83848CW以太网控制器处理网络数据,使用通信串行接口RS-232传输数据。同时,将TCP／IP协议移植到uCO／OS-Ⅲ实时操作系统中,并用嵌入式系统建立实时多任务,使串口服务器能够以TCP／UDP模式在网口和串口端进行相互通信。研究证明,本服务器能实时、稳定地传输数据,并可以与设置好IP地址的网页进行相应数据的通信。     

ATM交换机信令适配层的设计与实现

在详细分析消化ＢＩＳＤＮⅠ系列建议基础上，文中简述了ＢＩＳＤＮ协议参考模型和ＡＴＭ交换机组成与功能。在给出信令适配层分层结构的前提下，分析了各子层功能块的功能，较详细地介绍了特写服务面向连接协议ＳＳＣＯＰ的功能及其优点。