DSP编译器中一种基于子图的分簇算法

为了提高发射宽度,高端DSP普遍采用分簇结构设计.分簇结构的处理器依赖编译器在代码生成的时候指定每条指令所在的簇.针对传统分簇算法中存在参考信息太过局部的问题,提出一种依据资源压力将指令依赖图划分成多个子图,然后对子图进行分簇的算法.最后,验证了该算法能够提高分簇效率.     

基于映射表的寄存器文件设计以及编译器优化

寄存器文件的设计在高性能处理器设计中十分重要,寄存器栈和寄存器栈引擎是提高其性能的重要手段.编译优化常常基于特定的体系机构以及目标机器.本文针对EDSMT微体系结构(基于IA-64的同时多线程体系结构)提出了一种新颖的基于映射表的寄存器机制——MTRM(Mapping Table-based Register Management),它通过映射表将连续的虚拟寄存器物理号映射到不连续的实际物理寄存器,并研究了编译器支持下的及时去配,实验结果表明该方案能有效提高性能.     

一种适用于低功耗超长指令字DSP处理器的硬件循环缓冲设计

提出了用于VLI WDSP处理器的硬件循环缓冲器的设计.该DSP处理器在结构上利用了在信号处理程序中循环经常出现这一特点,专门设计了硬件循环处理模块用来消除因循环跳转造成的流水线等待,以达到循环的零开销处理从而提高DSP的性能.设计过程中为了减小硬件开销,对循环的长度特点进行了分析,把循环分类两类并用不同的方法处理.结果表明循环跳转的处理是在独立模块中操作,没有造成流水线的等待提高了性能,该硬件循环的面积是3 .8 k逻辑门.     

DSP处理器循环寻址和位翻转寻址的设计

文章介绍了DSP（digital signal processing)处理器中面向滤波，FFT，卷积、相关等算法的循环寻址和位翻转寻址方式的设计，先讨论了循环寻址和位翻转寻址的设计思想和硬件实现算法，再根据算法设计了相应的电路，并且用Cadence工具Verilog-XL进行了逻辑仿真。     

基于VLIW DSP的可重定向编译器设计与实现

本文给出了一种基于VLIWDSP的快速移植编译器的方法,详细讨论了Trimaran架构中的关键技术：Elcor、模拟器以及定制目标机指令和操作码,成功移植了基于BWDSP100芯片单簇体系结构的编译器,很大程度上缩短了开发周期。     

无线传感器网络LEACH改进算法的设计与仿真

在众多的无线传感器网络分簇路由协议中,低功耗自适应分簇(Low Energy Adaptive Clustering Hierarchy,LEACH)算法是其中比较流行的协议之一,但它并没有考虑到每个节点的能量状态,而且最优簇首数一旦确定,整个网络通信期间不再改变,因而不能更有效地提高网络的生存时间.文章在LEACH协议的基础上提出了一种改进的高能效无线传感器网络协议-EECRP(an Energy Efficient Cluster Routing Protocol).仿真结果表明,与LEACH相比,EECRP具有更好的能量有效性,并且提高了无线传感器网络的寿命.     

基于单片机的USB转ECP模式并口的设计与实现

本文研究了基于单片机的USB转ECP并行口的软硬件的设计方法,重点阐述了并行口ECP模式的软件设计思想,并给出了ECP模式的特点及其协议。利用该系统并行口的ECP模式可以连接其他具有ECP模式的并行口设备,达到了让ECP接口的设备可以和没有并行口的PC机或USB设备进行数据通信的目的。     

低成本BIST映射电路的设计与优化

低成本BIST利用映射电路对自测试线形反馈移位寄存器进行优化,将对故障覆盖率无贡献的测试向量屏蔽掉,有效提高了故障覆盖率,降低了测试功耗。映射电路的设计是低成本BIST设计的关键,为了降低其硬件开销和功耗、提高参数性能,该映射逻辑电路对测试向量的种子进行映射,并通过相容逻辑变量合并、布尔代数化简等方法对映射电路进行优化,有效地降低了测试应用时间、测试功耗和硬件开销。     

基于DSP的三相SPWM波形设计及实现

文章论述了SPWM的原理及其数学模型,重点介绍了基于TI公司的数字信号处理器TMS320LF2407A的SPWM波形产生原理。采用对称规则采样法简化系统的数学模型以及计算公式,通过查表法更新比较寄存器的值,提高了程序的运行速度,降低了系统的出错率。文中详细分析了事件管理器模块的每个寄存器的配置,并给出了关键的中断子程序。通过在线仿真调试,获得正确的SPWM波形和相应的死区时间波形。     

基于国产DSP“魂芯一号”的天气雷达信号处理器设计

中国电子科技集团公司第三十八研究所研发了首款国产高端数字信号处理芯片"魂芯一号"(BWDSP100),为了打破国外高端芯片的垄断,该国产信号处理器在天气雷达中的应用具有重要意义。在自主开发的软件环境中,通过傅里叶变换法、脉冲对法和批处理方法等3种处理模式实现了天气雷达回波参数估计的处理过程,硬件上利用了"魂芯一号",它具有4个核并行处理,能高效实时完成3种主要处理模式。论证结果表明,"魂芯一号"在精度和速度上均优于国外高端信号处理器。国产信号处理器应用于天气雷达上将突出其优越的实用价值。     

Scan Latch Design for Test Applications

This JETTA letter describes a new single-latch scan design that uses a single clock for both scan and functional operations. A test mode signal differentiates between normal and test operations. This new design enjoys savings in circuits, pins, test time, and also enjoys the benefits of a high-speed scan capability.     

Memory-constrained Block Processing for DSP Software Optimization

Digital signal processing (DSP) applications involve processing long streams of input data. It is important to take into account this form of processing when implementing embedded software for DSP systems. Task-level vectorization, or block processing, is a useful dataflow graph transformation that can significantly improve execution performance by allowing subsequences of data items to be processed through individual task invocations. In this way, several benefits can be obtained, including reduced context switch overhead, increased memory locality, improved utilization of processor pipelines, and use of more efficient DSP oriented addressing modes. On the other hand, block processing generally results in increased memory requirements since it effectively increases the sizes of the input and output values associated with processing tasks. In this paper, we investigate the memory-performance trade-off associated with block processing. We develop novel block processing algorithms that carefully take into account memory constraints to achieve efficient block processing configurations within given memory space limitations. Our experimental results indicate that these methods derive optimal memory-constrained block processing solutions most of the time. We demonstrate the advantages of our block processing techniques on practical kernel functions and applications in the DSP domain.

Viterbi解码器RTL级设计优化

当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器。     

ESYN：基于动态模型的高效同步聚类算法

基于动态同步模型,提出一种高效同步聚类ESYN算法。首先,根据非矢量网络的局部结构信息,提出节点相似度的定义,以准确描述节点间的链接密度;其次,利用OPTICS算法进行矢量化预处理,将非矢量网络转换为一维坐标序列;最后,在通用Kuramoto动态同步模型中,增加基于全局信息的耦合强度分析,同时不断增加同步半径,自动选取最优的聚类结果。在大量人工合成数据集和真实数据集上的实验结果表明算法聚类准确率较高。     

多端口高速通用寄存器文件设计优化

文章介绍了采用0.13!m、1.2V工艺实现的600MHz、144×65位、20端口(8写12读)通用寄存器文件。在设计中采用了分体、单端读写、端口共享和预充敏感放大等技术,达到了高速和高密度的双重目标,满足了X高性能微处理器的性能要求。     

永磁同步电机伺服系统速度环优化设计

速度环制约着伺服系统的动态性能,文中给出了永磁同步电机伺服系统速度环调节器的设计,并通过理论推导和仿真分析了调节器参数和负载扰动对其性能的影响。针对该问题提出了通过负载前馈补偿有效改善速度环性能的方法,设计了相应的负载观测器,并经仿真加以验证。     

Interprocedural Compiler Optimization for Partial Run-Time Reconfiguration

In this paper, we study the performance impact of dynamic hardware reconfigurations for current reconfigurable technology. As a testbed, we target the Xilinx Virtex II Pro, the Molen experimental platform and the MPEG2 encoder as the application. Our experiments show that slowdowns of up to a factor 1000 are observed when the configuration latency is not hidden by the compiler. In order to avoid the performance decrease, we propose an interprocedural optimization that minimizes the number of executed hardware configuration instructions taking into account constraints such as the “FPGA-area placement conflicts” between the available hardware configurations. The presented algorithm allows the anticipation of hardware configuration instructions up to the application’s main procedure. The presented results show that our optimization produces a reduction of 3 to 5 order of magnitude of the number of executed hardware configuration instructions. Moreover, the optimization allows to exploit up to 97% of the maximal theoretical speedup achieved by the reconfigurable hardware execution.     

圆盘超声电机准零刚度转子设计及其优化

该文针对长时间储存和高冲击环境导致超声电机正常工作预压力发生改变的背景,设计了一种受到外部环境扰动保持预压力恒定的准零刚度碟簧转子。借鉴了开槽碟簧设计思路,建立其参数化有限元模型。采用灵敏度分析选择主要设计变量,建立了在选定工作预压力附近准零刚度段最长的目标函数。利用有限元数值模型对该碟簧转子进行参数优化设计。结果表明,优化后的碟簧转子在正常工作预压力附近准零刚度段的长度达到0.6 mm,且在冲击环境下满足强度要求,最终通过实验验证了装配有该碟簧转子超声电机的输出特性良好。     

差分LC VCO的设计方法

通过分析振荡器的两种典型相位噪声模型,给出了振荡器相位噪声与电路参数的关系。在此基础上,提出了优化VCO相位噪声的设计方法：设计高Q值电感;调整尾电流的大小;调整nMOS管和pMOS管的尺寸。文章最后给出了一个2．4GHz全集成VCO的设计,仿真结果表明在2．4GHz时VCO的相位噪声为-120．4dBc／Hz@600kHz,证明该方法对于VCO的设计具有较好的指导作用。