采用可编程逻辑器件EPM7032实现自动交通控制系统

介绍了Altera公司生产的可编程逻辑器件EPM7032的内部结构和性能特点 ,给出了采用自顶向下的层次化设计方法进行自动交通控制系统的设计方案 ,同时给出了选用EPM7032可编程逻辑器件和MAX PlusⅡ开发环境实现自动交通控制系统的具体方法     

基于Max+PlusⅡ的任意进制计数器的几种设计方法

运用EDA工具设计电子系统是当今电子设计的趋势,以任意进制计数器的设计为例,介绍了运用Max PlusⅡ软件设计的3种方式:原理图输入方式、VHDL语言输入方式和LPM定制方式,通过对设计实例的分析表明:用Max PlusⅡ软件进行设计具有可靠性强、灵活性大、开发周期短等特点。教学实践表明,一例多设计方法的教学也有助于学生更好地掌握运用Max PlusⅡ设计电子系统。     

Quartus Ⅱ

QuartusⅡ是Altera公司推出的CPLD／F[GA开发工具,QuartusⅡ提供了完全集成且与电路结构无关的开发包环境,具有数字逻辑设计的全部特性,包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述并将其保存为设计实体文件;芯片（电路）平面布局连线编辑;LogicLock增量设计方法;功能强大的逻辑综合工具;完备的电路功能仿真与时序逻辑仿真工具;定时／时序分析与关键路径延时分析;可使用SignalTapⅡ逻辑分析工具进行嵌入式的逻辑分析等。     

基于CPLD的全彩色LED屏设计

以复杂大规模可编程逻辑器件(CPLD)为核心进行全彩色LED屏的设计,并从原理、功能设计和电路设计3方面进行了详细介绍.采用MAX+PLUS Ⅱ软件进行编译、仿真,测试结果证明系统性能稳定,运行良好.     

基于FPGA的数据采集系统设计

设计了以FPGA为核心逻辑控制模块的高速数据采集系统.设计中采用了自顶向下的方法,将FPGA依据功能划分为几个模块,详细论述了各模块的设计方法和控制流程.FPGA模块设计使用VHDL语言,在Max＋PlusⅡ中实现软件设计和完成仿真.本文给出了一些模块的仿真图形.整个采集系统可实现24路最大工作频率为100 kHz的现场模拟信号采集和4路频率信号采集,且该系统也采集8路系统内部通道信号以达到自校验功能.     

MAX+plus Ⅱ软件在数字电路设计中的应用

MAX plus Ⅱ开发软件的出现为现代数字电路的设计提供了一个有利的开发平台，本文通过利用MAX plus Ⅱ开发软件和复杂可编程逻辑器件CPLD实现一变周期、变占空比的波形发生器为例，详细介绍了MAX plus Ⅱ开发软件在现代数字电路设计中的应用。     

多功能电子密码锁的VHDL设计

利用EDA技术,在可编程逻辑器件CPLD上实现了一种多功能电子密码锁。为弥补传统密码锁的不足,进一步提高可靠性,该系统中所有数据的存储、运算都完全由硬件实现。利用VHDL语言对电路进行行为描述,QuartusⅡ软件中的EDA工具进行仿真及下载。整个设计过程采用自顶向下方案,设计效率高,开发成本低。采用了MAXⅡ系列的CPLD作为硬件核心,其功耗低,逻辑执行速度远高于单片机,在安防行业中有较强的市场竞争力。     

基于HDPLD的FIR滤波器设计

文章介绍了采用高密度可编程逻辑器件(HDPLD)对FIR滤波器进行设计的原理、技术和方法,并利用MAX+PLUSⅡ开发软件进行了仿真实现。     

基于MAX＋PLUSⅡ的十进制计数器的设计

MAX＋PLUSⅡ软件是一种易学易用的设计开发环境,它在数字电路设计中的应用越来越广泛。基于此,首先介绍了MAX＋PLUSⅡ软件常用的设计输入方法;其次设计了十进制计数电路,并用MAX＋PLUSⅡ软件对电路进行了仿真;最后将该电路图下载到实验箱验证了其功能的正确性。     

基于FPGA/CPLD的占空比为1:n的n分频器的设计

CPLD和FPGA都是可蝙程逻辑器件，利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点。Verilog HDL是目前应用最为广泛的硬件描述语言之一，可以用来进行各种层次的逻辑设计．也可以进行数字系统的逻辑综合、仿真验证和时序分析。简要介绍了CPLD／FPGA器件的特点和应用范围，并以占空比为1：5的5分频器的设计为例，介绍了在Max＋Plus Ⅱ开发软件下．利用Verilog HDL硬件描述语言设计数字逻辑电路的过程和方法。最后给出了仿真波形。     

基于VHDL语言的译码器设计

在介绍译码器工作原理的基础上,介绍了用VHDL语言实现译码器的设计方案,给出了用VHDL语言实现译码器的源程序,并用Max+plusII工具软件对其进行了模拟仿真验证。     

基于FPGA的多功能全同步数字频率计设计

在分析比较现有测频方法优缺点的基础上,介绍全同步测频原理,给出采用AT89C51单片机实现控制,并通过FPGA芯片,在Max＋PlusⅡ中运用VHDL语言编程,设计出一个多功能全同步数字式频率计。该设计可以兼顾频率计对速度、资源和测频精度等各方面的优化需求。     

基于Max＋PlusⅡ的PCM30／32路系统仿真

PCM是将模拟信号变换成数字信号的常用方法。为了研究PCM30／32路系统的发端时序与帧结构,采用Max＋PlusⅡ设计出了该系统的电路图,并在Max＋PlusⅡ中对该电路进行了仿真。仿真结果表明,PCM30／32路系统共包含32路信息,其中包含30路话音信号和两路同步信息,每一路信息可以由D1～D8八位PCM编码表示。该软件使用简单,操作灵活,支持的器件多,设计输入方法灵活。     

基于FPGA的FIR数字滤波器的优化设计

提出采用正则有符号数字量（CSD）编码技术实现FIR滤波器。首先分析了FIR数字滤波器理论及常用设计方法的不足,然后介绍了二进制数的CSD编码技术及其特点,给出了其于CSD编码的定点常系数FIR滤波器设计过程,使用VHDI,语言实现了该常系数滤波器的行为描述。最后在Max＋PlusⅡ环境下进行实验仿真和验证,与DA和2C编码算法比较结果表明,用CSD编码技术实现的滤波器可以有效提高运算速度并降低FPGA芯片的面积占用。     

基于FPGA的数字频率计的设计

用硬件描述语言VHDL对频率计系统进行设计,此程序在EDA软件平台Max+plus Ⅱ上编译仿真后,制作出其硬件电路板,再将程序下载到FPGA模块中实现.硬件设计中只需一个下载芯片EP2C5,剩余皆是输入输出部分.包括时钟和数码管驱动以及发光二极管,大大地简化了电路结构的复杂性,又提高了电路的稳定性.     

一种用CPLD实现的短帧交织器设计

对于个人通信中的短帧传输情况，设计了一种用CPLD实现的短帧交织与解交织系统。结合Altera公司的Max＋Plus Ⅱ软件开发平台，详细说明了A型分组交织器的设计过程以度仿真结果并对其性能进行了分析。仿真结果表明，他可以适应高速数据传输中的短帧传输情况，同时谊交织器具有复杂度低、通用性强的特点。     

基于MUX的PSK调制系统设计

载波的两种相位随二进制数字基带信号离散变化称为二进制移相键控（2PSK）。对BPSK和DPSK调制原理研究基础上,讨论了数字化处理2PSK调制系统的模块建立,在Max＋PlusⅡ开发环境中,用VHDL语言设计BPSK和DPSK调制,利用MUX模块完成了PSK调制系统,仿真和验证了其设计功能。     

基于VHDL的线性分组码编译码器设计

数字信号在传输过程中受到干扰的影响,降低了其传输的可靠性,线性分组码作为一种常用的信道编码,在通信传输系统中应用广泛。在对线性分组码的编译码规则研究基础上,讨论了生成矩阵、监督矩阵与错误图样集之间的关系,在Max＋PlusⅡ开发环境中,用VHDL语言设计线性分组码编译码器,对其各项设计功能进行了仿真和验证。结果表明,该设计正确,其功能符合线性分组码编译码器的要求。     

“视景仿真”课程教学设计方案

本文提出"视景仿真"课程教学设计方案和教学创新思路。我们通过理论联系实际、结合实际研究课题、开拓学生在视景仿真领域学习的知识面,加深学生对视景仿真技术的理解,培养学生理解和运用视景仿真知识的能力。课程教学内容安排循序渐进、由浅入深,教学手段形象生动。教学实践表明,本课程的建设内容合理,在教学中取得了良好的教学效果。     

基于VHDL语言的编码器设计

文章介绍了用VHDL语言实现编码器的设计方案,在介绍编码器原理的基础上,给出了基于VHDL语言实现的源程序,并用Max+plusII工具软件完成编译及仿真验证,为电子工程技术人员在数字系统的开发中提供了一些参考。