CoolMOS导通电阻分析及与VDMOS的比较

为了克服传统功率MOS导通电阻与击穿电压之间的矛盾,提出了一种新的理想器件结构,称为超级结器件或CoolMOS,CoolMOS由一系列的P型和N型半导体薄层交替排列组成.在截止态时,由于p型和n型层中的耗尽区电场产生相互补偿效应,使p型和n型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降.导通时,这种高浓度的掺杂使器件的导通电阻明显降低.由于CoolMOS的这种独特器件结构,使它的电性能优于传统功率MOS.本文对CoolMOS导通电阻与击穿电压关系的理论计算表明,对CoolMOS横向器件:Ron·A=C·V2B,对纵向器件:Ron·A=C·VB,与纵向DMOS导通电阻与击穿电压之间Ron·A=C·V2.5B的关系相比,CoolMOS的导通电阻降低了约两个数量级.     

VDMOS的导通电阻模型

导通电阻是衡量VDMOS器件性能的重要参数之一,是高开关效率,低功耗VDMOS器件的主要设计指标.从VDMOS器件物理结构出发,利用半导体基本物理方程,如泊松方程,提出了一种建立精确导通电阻模型的方法.采用弧形边界对颈区电阻进行建模;通过考察载流子运动规律,求解泊松方程,结合器件结构与边界条件建立外延层模型.该方法物理概念清晰,规避了经验参数,考虑了器件结构参数对导通电阻的影响.该模型与MEDICI模拟结果相比较有良好的一致性.     

具有超低导通电阻阶梯槽型氧化边VDMOS新结构

基于国际上Liang Y C提出的侧氧调制思想,提出了一种具有阶梯槽型氧化边VDMOS新结构.新结构通过阶梯侧氧调制了VDMOS高阻漂移区的电场分布,并增强了电荷补偿效应.在低于300V击穿电压条件下这种结构使VDMOS具有超低的比导通电阻.分析结果表明:较Liang Y C提出的一般槽型氧化边结构,器件击穿电压提高不小于20%的同时,比导通电阻降低40%～60%.     

一种改善功率VDMOS单粒子栅穿的新结构研究

本文分析了VDMOS器件在空间辐照环境中的单粒子栅穿机理,并基于这种机理提出了一种可以有效改善VDMOS器件单粒子栅穿的新结构。从理论上分析了该结构在改善VDMOS单粒子栅穿效应中的作用,仿真验证该结构可以提高SEGR阈值约120%,该结构在保证VDMOS器件击穿电压保持不变的前提下,可以降低VDMOS的比导通电阻约15.5%,同时该新结构仅需要在原VDMOS器件版图的基础上使用有源区的反版来代替有源区版,应用LOCOS技术实现厚氧化层来提高SEGR阈值,工艺可加工性较强。该新结构特别适用于对辐照环境中高压VDMOS器件的研制。     

具有超低导通电阻阶梯槽型氧化边VDMOS新结构

基于国际上Liang Y C提出的侧氧调制思想,提出了一种具有阶梯槽型氧化边VDMOS新结构.新结构通过阶梯侧氧调制了VDMOS高阻漂移区的电场分布,并增强了电荷补偿效应.在低于300V击穿电压条件下这种结构使VDMOS具有超低的比导通电阻.分析结果表明:较Liang Y C提出的一般槽型氧化边结构,器件击穿电压提高不小于20%的同时,比导通电阻降低40%～60%.     

JFET区注入对大功率VDMOS击穿电压和导通电阻的影响

研究了JFET区注入对大功率VDMOS器件击穿电压和导通电阻的影响,分析讨论了JFET区注入影响击穿电压的机理,并定量给出JFET区注入对导通电阻的影响.通过器件数值模拟优化JFET区注入剂量,并根据仿真结果改进器件设计,在满足击穿电压要求的前提下导通电阻降低了8％.     

700 V VDMOS设计

主要研究高压VDMOS器件的设计方法.理论分析了VDMOS结构参数与其主要性能的关系.按700V VDMOS器件击穿电压和导通电阻的设计要求给出基本的结构参数,并在此基础上通过数值模拟的方法进行优化.重点讨论外延电阻率及厚度,栅的长度和PBODY结深对VDMOS器件BV和Rdson的影响,最终得到了满足器件设计要求的最佳结构参数.同时还分析了集成电路中的VDMOS与普通分立VDMOS器件在器件结构设计上的主要差别.     

超低导通电阻MOSFET

SiR640DP和SiR662DP是40V和60VN沟道TrenchFET功率MOSFET,两款器件采用SO-8或PowerPAK SO-8封装,具有极低的导通电阻,以及极低的导通电阻与栅极电荷乘积（FOM,优值系数）。     

1 000 V VDMOS的优化设计研究

主要是寻找一种优化设计1 000 V的VDMOS的方法.通过分析VDMOS导通电阻及关态击穿电压的理论模型,找到影响器件静态特性的主要参数:外延电阻率及厚度、栅的长度、p-body结深,针对以上主要参量的模拟,最终达到优化设计1 000 V的器件.通过用Rat=BV/Rdss来衡量优化程度,可以得到用穷举法模拟的相同结果并且模拟更简便、快捷.最终得到耐压1 080 V,特征导通电阻为3.418 76E4 mΩ·mm2的优化器件.     

A novel structure in reducing the on-resistance of a VDMOS

A novel structure of a VDMOS in reducing on-resistance is proposed.With this structure,the specific on-resistance value of the VDMOS is reduced by 22%of that of the traditional VDMOS structure as the breakdown voltage maintained the same value in theory,and there is only one additional mask in processing the new structure VDMOS,which is easily fabricated.With the TCAD tool,one 200 V N-channel VDMOS with the new structure is analyzed,and simulated results show that a specific on-resistance value will reduce by 23%,and the value by 33% will be realized when the device is fabricated in three epitaxies and four buried layers.The novel structure can be widely used in the strip-gate VDMOS area.     

新型具有低比导通电阻的多超结功率器件结构

提出一种新型多超结LDMOS功率器件,通过在横向和和纵向P柱区与N柱区之间的相互作用降低器件的导通电阻。在这一结构中,多层超结通过相互反向排列而形成,相比于常规超结的二维耗尽,MSJ由于纵向电场调制的作用形成三维耗尽,并且由于深漏的存在,电流分布更好,在各项条件的作用下,漂移区的掺杂浓度得到了提高,降低了器件导通电阻。底层超结的电场屏蔽效应使得该器件达到电荷平衡,由于衬底辅助耗尽效应效应产生的漏区高电场降低了,在漂移区产生一个均匀分布的电场并且获得高击穿电压。通过数值模拟仿真验证表明：在维持高击穿电压的情况下,长12微米的MSJ功率器件的导通电阻相比于同样大小的常规器件降低了42%。     

超低比导通电阻SOI双栅槽型MOSFET

本文提出了超低比导通电阻(Ron,sp) SOI双栅槽型MOSFET(DG Trench MOSFET)。此MOSFET的特点是拥有双栅和一个氧化物槽：氧化物槽位于漂移区,一个槽栅嵌入氧化物槽,另一个槽栅延伸到埋氧层。首先,双栅依靠形成双导电沟道来减小Ron,sp;其次,氧化物槽不仅折叠漂移区,而且调制电场,从而减小元胞尺寸,增大击穿电压。当DG Trench MOSFET的半个元胞尺寸为3μm时,它的击穿电压为93V,Ron,sp为51.8mΩ?mm2。与SOI单栅MOSFET(SG MOSFET)和SOI单栅槽型MOSFET(SG Trench MOSFET)相比,在相同的BV下,DG Trench MOSFET的Ron,sp分别地降低了63.3%和33.8%。     

Ultra-low specific on-resistance SOI double-gate trench-type MOSFET

An ultra-low specific on-resistance(R_on,sp) silicon-on-insulator（SOI） double-gate trench-type MOSFET （DG trench MOSFET） is proposed.The MOSFET features double gates and an oxide trench:the oxide trench is in the drift region,one trench gate is inset in the oxide trench and one trench gate is extended into the buried oxide.Firstly,the double gates reduce R_on,sp by forming dual conduction channels.Secondly,the oxide trench not only folds the drift region,but also modulates the electric field,thereby reducing device pitch and increasing the breakdown voltage（BV）.A BV of 93 V and a R_on,sp of 51.8 mΩ·mm² is obtained for a DG trench MOSFET with a 3μm half-cell pitch.Compared with a single-gate SOI MOSFET（SG MOSFET） and a single-gate SOI MOSFET with an oxide trench（SG trench MOSFET）,the R_on,sp of the DG trench MOSFET decreases by 63.3%and 33.8% at the same BV,respectively.     

具有L型低阻导电通道的介质场增强SOI LDMOS

A low specific on-resistance（R on;sp/ SOI NBL TLDMOS（silicon-on-insulator trench LDMOS with an N buried layer） is proposed. It has three features： a thin N buried layer（NBL） on the interface of the SOI layer/buried oxide（BOX） layer, an oxide trench in the drift region, and a trench gate extended to the BOX layer.First, on the on-state, the electron accumulation layer forms beside the extended trench gate; the accumulation layer and the highly doping NBL constitute an L-shaped low-resistance conduction path, which sharply decreases the R on;sp. Second, in the y-direction, the BOX＇s electric field（E-field） strength is increased to 154 V/ m from48 V/ m of the SOI Trench Gate LDMOS（SOI TG LDMOS） owing to the high doping NBL. Third, the oxide trench increases the lateral E-field strength due to the lower permittivity of oxide than that of Si and strengthens the multiple-directional depletion effect. Fourth, the oxide trench folds the drift region along the y-direction and thus reduces the cell pitch. Therefore, the SOI NBL TLDMOS structure not only increases the breakdown voltage（BV）, but also reduces the cell pitch and R on;sp. Compared with the TG LDMOS, the NBL TLDMOS improves the BV by 105% at the same cell pitch of 6 m, and decreases the R on;sp by 80% at the same BV.