基于DNA链置换的三级联组合分子逻辑电路设计

DNA计算研究内容繁多复杂,DNA复杂逻辑电路的搭建属于DNA计算的一个重要研究分支,其中逻辑门的构建属于DNA复杂逻辑电路搭建的基础研究,设计出更为简单的逻辑门可以为研究者搭建复杂电路提供参考,节省基础研究的宝贵时间。针对上述问题,该文利用使能控制端思想,采用DNA链置换技术,设计了与或、与非或非和异或同或3种DNA组合逻辑门。结果显示,设计的3种组合逻辑门可实现6种逻辑运算功能,并利用所构建的组合逻辑门成功构造了多级联组合分子逻辑电路,为DNA计算提供了更多的解决方案,促进了DNA计算机的发展。     

CCSDS中位平面编码的FPGA优化实现

CCSDS图像压缩算法是空间数据系统咨询委员会针对深空探测图像制定的图像压缩标准.该算法的码率可控、复杂度较低,而且算法结构适合于硬件实现,支持对空间数据的高速实时处理.给出了基于可编程逻辑电路硬件的位平面编码算法的设计与实现方法,并通过分析直流、交流系数编码过程中各模块内部和模块间的关系,设计了流水线,使系统处理速度...     

酉空时调制系统中基于多符号差分检测的软检测器

该文设计了一种适用于差分酉空时调制体制的低复杂度软检测算法。该算法基于多符号差分检测,为软判决译码模块提供编码比特的对数似然比信息。仿真表明,在通常容许的误码范围内,采用所提出的软检测算法构建的差分酉空时调制系统比原硬判决系统节省2～4dB的信号功率,并解除了基于单符号差分检测的软检测算法在快衰落信道下的错误平层。     

基于忆阻器的乘法器电路设计

忆阻器作为一种非易失性的新型电路元件,在数字逻辑电路中具有良好的应用前景。目前,基于忆阻器的逻辑电路主要涉及全加器、乘法器以及异或(XOR)和同或(XNOR)门等研究,其中对于忆阻乘法器的研究仍比较少。该文采用两种不同方式来设计基于忆阻器的2位二进制乘法器电路。一种是利用改进的“异或”及“与”多功能逻辑模块,设计了一个2位二进制乘法器电路,另一种是结合新型的比例逻辑,即由一个忆阻器和一个NMOS管构成的单元门电路设计了一个2位二进制乘法器。对于所设计的两种乘法器进行了比较,并通过LTSPICS仿真进行验证。该文所设计的乘法器仅使用了2个N型金属-氧化物-半导体(NMOS)以及18个忆阻器(另一种为6个NMOS和28个忆阻器),相比于过去的忆阻乘法器,减少了大量晶体管的使用。     

基于FPGA的34位串行编码信号设计与实现

为实现某专用接口装置的接口功能检测,文中详细地介绍了一种34位串行码的编码方式,并基于FPGA芯片设计了该类型编码的接收、发送电路。重点分析了电路各模块的设计思路。电路采用SOPC模块作为中心控制器,设计简洁、可靠。试验表明:该设计系统运行正常、稳定。     

基于KFDD的可逆逻辑电路综合设计方法

可逆逻辑作为量子计算,纳米技术,低功耗设计等新兴技术的基础,近年来得到了越来越多的关注和研究.然而,大多数可逆逻辑综合方法对函数真值表表达形式的依赖使得综合电路规模受到了限制.决策图作为一种更加简洁的布尔函数表示方法,其为可逆逻辑综合提供了另一种途径.本文基于Kronecker函数决策图(KFDD)提出了一种适合于综合大规模电路的综合方法.该方法利用KFDD描述功能函数,以局部最优的方式从三种节点分解方法中寻找最优分解方法,并根据Kronecker函数决策图中不同类型的节点构建相应的可逆逻辑电路模块,最后将各节点替换电路模块实现级联得到结果电路.以可逆基准电路为例,对该方法进行了验证.实验结果表明,该方法能以较低的代价实现对较大规模函数的可逆逻辑电路综合.     

基于FPGA的线阵CCD驱动模块的实现

CCD应用的关键问题之一就是驱动电路的设计。以TCD1209D为例,设计并实现了一种CCD驱动模块。通过对TCD1209D芯片的时序分析,在ISE12.4开发平台上,运用Verilog HDL语言设计了TCD1209D的驱动逻辑电路,并构建了TCD1209D驱动模块的硬件电路。最后将设计的逻辑电路下载到XILINX公司的XC3S500E芯片上进行验证与实现。测试结果表明驱动电路能驱动TCD1209D正确工作并输出模拟图像信号。     

基于JNDD模型面向虚拟视绘制的快速深度图编码

为降低深度数据的编码复杂度并保证重建虚拟视点的质量,提出了一种基于JNDD模型面向虚拟视点绘制的快速深度图编码算法,引入最小可觉深度差模型,将深度图划分为对绘制失真敏感的竖直边缘区域与失真难以被人眼察觉的平坦区域,并相应地为编码过程中的宏块模式选择设计了两种搜索策略。实验结果表明,与JM编码方案相比,本文所提出的方法在保证虚拟视质量与编码码率基本不变的前提下,显著降低了编码复杂度,有助于在三维视频系统中提高深度编码模块的编码速度。     

基于DNA折纸术求解图的顶点着色问题的方法

该文基于DNA折纸术,设计了一个通过DNA折纸结构的自组装求解图的顶点着色问题的方法.利用DNA折纸术可以构建出具有特定形状的DNA折纸结构.这些结构可以用来编码图的顶点和边,由于这些结构具有粘性末端,因此可以通过特异的分子杂交组装成为代表了不同的图的顶点着色方案的高级结构.利用DNA-纳米颗粒共聚体的属性和电泳等实验方法,可以筛选出正确的符合条件的图的顶点着色方案.该方法是一种高度并行的方法,可以极大地降低求解图的顶点着色问题的复杂度.     

基于DNA折纸术求解图的顶点着色问题的方法

该文基于DNA折纸术,设计了一个通过DNA折纸结构的自组装求解图的顶点着色问题的方法。利用DNA折纸术可以构建出具有特定形状的DNA折纸结构。这些结构可以用来编码图的顶点和边,由于这些结构具有粘性末端,因此可以通过特异的分子杂交组装成为代表了不同的图的顶点着色方案的高级结构。利用DNA-纳米颗粒共聚体的属性和电泳等实验方法,可以筛选出正确的符合条件的图的顶点着色方案。该方法是一种高度并行的方法,可以极大地降低求解图的顶点着色问题的复杂度。     

基于DNA和限制性核酸内切酶的基本逻辑门设计

由于DNA分子具有特异性、高并行性、微小性等天然特性,在信息处理过程中展现出了强大的并行计算能力和数据存储能力。该文研究将具有特异性识别功能的限制性核酸内切酶引入DNA链置换反应中,作为DNA电路的输入,通过控制立足点的生成和移除设计了是门、非门和与门3种基本逻辑门。采用Visual DSD对逻辑模型进行模拟仿真,并通过凝胶电泳实验验证设计。与以往的分子逻辑门比较,该设计反应迅速,操作简便,具有良好的扩展性,为大规模电路的设计提供了可能性。     

Noise-margin limitations on gallium-arsenide VLSI

Two factors which limit the complexity of GaAs MESFET VLSI circuits are considered. Power dissipation sets an upper complexity limit for a given logic circuit implementation and thermal design. Uniformity of device characteristics and the circuit configuration determines the electrical functional yield. Projection of VLSI complexity based on these factors indicates that logic chips of 15000 gates are feasible with the most promising static circuits if a maximum power dissipation of 5 W per chip is assumed. While lower power per gate and therefore more gates per chip can be obtained by using a popular E/D FET circuit, yields are shown to be small when practical device parameter tolerances are applied. Further improvements in materials, devices, and circuits will be needed to extend circuit complexity to the range currently dominated by silicon     

Ultra-area-efficient reversible multiplier

One of the most promising technologies in designing low-power circuits is reversible computing. It is used in nanotechnology, quantum computing, quantum dot cellular automata (QCA), DNA computing, optical computing and in CMOS low-power designs. Because of this broad range of applications, extensive works have been proposed in constructing reversible gates and reversible circuits, including basic universal logic gates, adders and multipliers.In this paper we have highlighted the design of reversible multipliers and have presented two designs. Integration of adder circuit and multiplier in the design is described, in order to utilize the unused capacity of the multipliers.We have achieved reduction in quantum cost compared to similar designs as well as appending the adder circuit to the multiplier which leads to better usage of resources. Additionally, we have described the multiplier problem for implementing n×n reversible multiplier and analyzed the required resources in terms of n. Practical implementation of this design can be achieved with the existing technologies in CMOS and nanotechnology.Lastly, we make a tradeoff between area and time complexity to obtain two designs which can be used in different situations where different requirements are of different importances. We compare the proposed designs with each other and also to the existing ones.     

可逆逻辑门进化设计方法的CUDA实现

可逆逻辑门优化程度将直接影响可逆逻辑电路的整体优化,目前已有的优化方法难以实现全局最优。文中基于NCV门库,对遗传算法编码方案和适应度进行了改进,并将进化设计方法改造为CUDA架构下的并行算法应用到可逆逻辑门的优化。其不仅发挥了电路进化设计的全局优化能力,且在不增加硬件规模的前提下,明显提高了电路的搜索速度。     

Reliability evaluation of logic circuits using probabilistic gate models

Logic circuits built using nanoscale technologies have significant reliability limitations due to fundamental physical and manufacturing constraints of their constituent devices. This paper presents a probabilistic gate model (PGM), which relates the output probability to the error and input probabilities of an unreliable logic gate. The PGM is used to obtain computational algorithms, one being approximate and the other accurate, for the evaluation of circuit reliability. The complexity of the approximate algorithm, which does not consider dependencies among signals, increases linearly with the number of gates in a circuit. The accurate algorithm, which accounts for signal dependencies due to reconvergent fanouts and/or correlated inputs, has a worst-case complexity that is exponential in the numbers of dependent reconvergent fanouts and correlated inputs. By leveraging the fact that many large circuits consist of common logic modules, a modular approach that hierarchically decomposes a circuit into smaller modules and subsequently applies the accurate PGM algorithm to each module, is further proposed. Simulation results are presented for applications on the LGSynth91 and ISCAS85 benchmark circuits. It is shown that the modular PGM approach provides highly accurate results with a moderate computational complexity. It can further be embedded into an early design flow and is scalable for use in the reliability evaluation of large circuits.     

Synthesis methodology for magnetic domain wall logic

The demonstration of NOT and OR logic gates using magnetic domain walls could suggest that digital circuit design methodology may apply directly to this new technology to build complex circuits. This paper shows that the use of an external rotating field which propagates domain walls of opposite magnetization in antiphase instants, reveals unforeseen delays which modify the operation of sequential logic circuits. To overcome this difficulty and to introduce a design methodology, a new device capable of re-synchronizing the signals is presented.     

基于二分法量子可逆逻辑电路综合

 为了能以较小的代价自动高效地构造量子可逆逻辑电路,提出了一种新颖的量子可逆逻辑电路综合方法.该方法通过线拓扑变换和对换演算,利用递归思想,将n量子电路综合问题转换成单量子电路综合问题,从而完成电路综合,经过局部优化生成最终电路.该算法综合出全部的3变量可逆函数,未优化时平均需6.41个EGT门,优化后平均只需5.22个EGT门;理论分析表明,综合n量子电路最多只需要n2^n－1个EGT门.与同类算法相比,综合电路所用可逆门的数量大幅减少.同时该算法还避免了时空复杂度太大的问题,便于经典计算机实现.     

基于常规逻辑门和原理图方式的可逆逻辑描述

针对可逆逻辑综合在设计较大规模可逆逻辑电路(ALU)时遇到的瓶颈问题。文中借用现行EDA技术的逻辑描述和验证能力,可逆逻辑门的功能表达式为依据,设计具有等功能的常规逻辑组合电路,通过等功能代换的方法,设计实现以常规原理图方式描述的可逆ALU。仿真图中显示的16种运算结果表明,该方法具有一定的可行性和有效性。