薄膜晶体管寻址液晶显示器中栅延迟导致的图像信号失真

考虑栅信号线电阻、栅民源信号线的交叠电容以及ＴＦＴ导电沟道电容所构成的ＲＣ常数对栅延迟的影响，建立了ａ－ＳｉＴＦＴ－ＬＣＤ的等效电路模型。讨论了栅信号延迟对液晶显示屏尺寸、显示分辨率及民极材料的依赖关系。计算了用典型金属材料作民极时，在栅线的不直，象素电容的最大充电能力与栅延迟，为大面积、高分辨率ＴＦＴ－ＬＣＤ提供了设计依据。     

a—SiTFT LCD象素电压跳变特性研究

ａ－ＳｉＴＦＴ栅源电容Ｃｇｓ不仅为栅源电极交叠所产生的寄生电容Ｃｇｓｐ，还应包括栅电极与源端沟道间的本征电容Ｃｇｓｉ，用缓变沟道近似模型推导了Ｃｇｓｉ的表达式。通过对象素电极电压跳变公式的修正，圆满解释了先前的公式所不能解释的几个实验结果，从而澄清了对电压跳变机理的模糊认识。     

a－SiTFT LCD象素电压跳变特性研究

ａ－ＳｉＴＦＴ栅源电容Ｃｇｓ不仅为栅源电极交叠所产生的寄生电容Ｃｇｓｐ，还应包括栅电极与源端沟道间的本征电容Ｃｇｓｉ．用缓变沟道近似模型推导了Ｃｇｓｉ的表达式。通过对象素电极电压跳变公式的修正，圆满解释了先前的公式所不能解释的几个实验结果，从而澄清了对电压跳变机理的模糊认识。     

具有双栅多晶硅TFT和双层存贮电容的TFT LCD的象素设计

推荐一种新的高分辨率多晶硅ＴＦＴ ＬＣＤ的象素设计，推荐的象素单元含有双栅多晶硅和双层存贮电容。为了减小象素尺寸而不必牺牲图象的亮度，双层电容由垂直堆叠的两个并联存贮电容器构成，它的电容量是具有同样面积的普通平行板电容器的两倍。双栅ＴＦＴ在隧道的顶部和底部有两个栅，其导通电流是同体积的普通ＴＦＴ导通电流的两倍，因为隧道在断态是完全耗尽的，所以双栅ＴＦＴ的漏电流比普通ＴＦＴ要低。     

6H－SiC反型沟道和掩埋沟道MOS器件的特性

介绍了在宽禁带半导体６Ｈ－ＳｉＣ材料上制作的反型沟道和掩埋沟道栅控二极管及ＭＯＳＦＥＴ。器件的制作采用了热氧化和离子注入技术。因为６Ｈ－ＳｉＣ禁带宽度为３ｅＶ，用ＭＯＳ电容很难测量表面态，故利用栅控二极管在室温条件下来测量表面态。反型沟道器件中电子有效迁移率为２０ｃｍ２／Ｖ．ｓ，而掩埋沟道ＭＯＳＦＥＴ沟道中的体电子迁移率为１８０ｃｍ２／Ｖ．ｓ。掩埋沟道晶体管是第一只ＳｉＣ离子注入沟道器件，也是第一只６Ｈ－ＳｉＣ掩埋沟道ＭＯＳＦＥＴ。     

一种提取 Statz MESFET 非线性电容模型参数的方法

文章提出一种Ｓｔａｔｚ ＧａＡｓ ＭＥＳＦＥＴ非线性电容模型参数的简单方法。它基于逐点拟合和综合拟合法,并以小信号模型数据分布在电容电压特性曲线的三个区为判据,判定提取的电容模型参数的正确性。计算表明,对偏置的电容Ｃｇｘ和Ｃｇｄ数据情况,提取Ｓｔａｔｚ非线性电容模型参数较适用。     

6H—SiC反型沟道和掩埋沟道MOS器件的特性

介绍了在宽禁带半导体６Ｈ－ＳｉＣ材料上制作的反型沟道和掩埋沟道栅控二极管及ＭＯＳＦＥＴ。器件的制作采用了热氧化和离子注入技术。因为６Ｈ－ＳｉＣ禁带宽度为３ｅＶ，用ＭＯＳ电容很难测量表面态，故利用栅控二极管在室温条件下来测量表面态。反型沟道器件中电子有效迁移率为２０ｃｍ＾２／Ｖ．ｓ，而掩埋沟道ＭＯＳＦＥＴ沟道中的体电子迁移率为１８０ｃｍ＾２／Ｖ．ｓ，掩埋沟道晶体管是第一只ＳｉＣ离子注入沟道器件，也是     

SOI MOSFET的跨导

ＳＯＩＭＯＳＦＥＴ的跨导＝Ｔｒａｎｔｃｏｎｄｕｃ－ｔａｎｃｅｏｆｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒＭＯＳＦＥＴ＇ｓ［刊，英］／Ｃｏｌｉｎｇｅ，Ｊ．Ｐ∥ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖ．Ｌｅｔｔ．－１９８５．６（１１）．－５７３～５７４用背栅偏压作...     

GaAs MMIC中平面Schottky Diode的C－V特性解析模型

本文提出一种采用ＧａＡｓＭＥＳＦＥＴ工艺制造的平面微波变容管Ｃ－Ｖ特性解析模型，该模型着眼于小尺寸、平面化工艺及离子注入工艺，充分考虑了由其产生的栅下沟道串联电阻及侧电容对平面ＳｃｈａｔｔｋｙｄｉｏｄｅＣ－Ｖ特性的影响，这些影响对平面变容管影响较显著而在已有的模型中是被忽略或未作详细讨论的．文中还给出了该模型的算例及与实验结果，已有的几种典型模型算例的比较．结果表明，本文模型中参数易确定，与实验亦附合得很好．     

偏置相关GaAs MESFET建模分析

通过对利用多组偏置条件下的Ｓ参数获得精确ＧａＡｓ ＭＥＳＦＥＴ器件非线性模型方法的讨论，提出了新的沟道电流的栅电容模型，并提取了ＤＣ和电容模型参数。实验结果表明该模型模拟值和测量值吻合很好。     

应用于变化条件下延时分析的反相器模型

 本文提出了一个考虑衬底耦合效应的门延迟模型.该模型在考虑衬底耦合效应下转换CMOS反相器的延迟为等效电阻和电容(RC)网络延迟.考虑工艺参数扰动和衬底耦合效应对门延时的影响,建立基于工艺扰动的简单开关电容门延迟模型,结合随机配置法和多项式的混沌展开法分析门延时.利用数值计算方法对本模型和分析方法进行验证,结果表明与HSPICE精确模型仿真结果的相对误差小于2％,证明本模型和分析方法的有效性.     

两相邻耦合互连的Elmore延时估计

基于"有效电容"的概念提出了一种分析两相邻耦合RC互连延时的方法.与采用Miller电容的传统方法比较,该方法不但提高了计算精度而且反映出了延时随信号上升时间的变化规律.该方法与Elmore延时法具有相同的计算复杂度,可广泛用于考虑耦合电容的面向性能的布线优化.     

Elmore Delay Estimation of Two Adjacent Coupling Interconnects

基于"有效电容"的概念提出了一种分析两相邻耦合RC互连延时的方法.与采用Miller电容的传统方法比较,该方法不但提高了计算精度而且反映出了延时随信号上升时间的变化规律.该方法与Elmore延时法具有相同的计算复杂度,可广泛用于考虑耦合电容的面向性能的布线优化.     

VDSM集成电路互连特性及RC延迟研究

利用多层金属导体寄生电容模型,详细分析了不同的金属互连线参数对寄生电容的影响,并采用一个闭合公式对超深亚微米级集成电路中的RC互连延迟进行估计.结果表明,当金属导线的纵横比接近2时,线间耦合电容对互连总电容的影响将占主导地位.在超深亚微米工艺条件下,当金属线宽和间距比例W/P的最优质值为0.5～0.6时,计算的互连延迟为最小.此外,还给出了低介电常数材料对互连线电容和延迟的影响,为超深亚微米级的集成电路设计与实现提供有益的参考.     

Effect of silicon-gate resistance on the frequency response of MOS transistors

A polycrystalline silicon gate has finite sheet resistivity, typically in the range of tens of ohms per square. The resulting gate resistance and the gate capacitance form a distributed RC network. The gate voltages appearing along this distributed network, hence, the summation drain current, is delayed from the input voltage applied to the contact pad(s). The delay of the distributed RC network is analyzed for both small and large signals. The analysis shows that when the RC time constant of the gate is comparable to the period of the signal, the frequency response is degraded. This time constant varies as the square of the gate width. For a gate width in the fractional millimeter range (typical of output MOS transistors in an integrated circuit), the time constant may be in the 100-ns range; for gate width in the 10-µ range, in the subnanosecond range.     

碱性抛光液对铜布线电特性的影响

随着互连电路的规模发展到亚微米级,互连延迟已经成为超过门延迟的重要因素。减小延迟在互连结构中是不可避免的问题。化学机械抛光是最适合在多层铜互连结构中达到平整化目的的手段。出于对整体过程的考虑,我们将考察化学机械抛光对铜晶圆片电特性的影响。在这篇文章中,我们将考察两种抛光液在化学机械抛光中的影响,一种抛光液是酸性抛光液,来自于SVTC,另一种是碱性抛光液,由河北工业大学提供的。着重考察了三个方面的特性,电阻,电容和漏电流。电阻测试结果显示,河北工业大学提供的抛光液抛光后,电阻更小。而被两种抛光液抛光后的电容则相差不多,电容值分别为1.2 E^-10F 和1.0 E^-10F。同样,河北工业大学提供的抛光液抛光后的漏电流是1.0E^-11A,低于SVTC提供的酸性抛光液。结果显示,河北工业大学提供的碱性抛光液会产生小的碟形坑和氧化物损失,优于SVTC提供的酸性抛光液。     

精确区分器件和互连寄生电阻电容的方法研究

随着器件线宽的不断缩小,在集成电路仿真中互连线延迟所占的比重逐渐变大,而MOSFET延迟所占的比重慢慢减小,这就意味着互连的寄生电阻电容对延迟的影响越来越大.研究了如何区分并计算器件部分和互连部分的寄生电阻电容.其中区分本地互连寄生电阻电容和器件电阻电容是关键.以90 nm器件为例,通过提取不同部分的寄生电阻电容,对环形振荡器进行延迟仿真,得到了它们对延迟的影响.通过不同的测试结构达到精确计算器件寄生电阻电容的目的,最终实现了对电路的精确仿真.     

Transient Performance Estimation of Charge Plasma Based Negative Capacitance Junctionless Tunnel FET

We investigate the transient behavior of an n-type double gate negative capacitance junctionless tunnel field effect transistor (NC-JLTFET). The structure is realized by using the work-function engineering of metal electrodes over a heavily doped n⁺ silicon channel and a ferroelectric gate stack to get negative capacitance behavior. The positive feedback in the electric dipoles of ferroelectric materials results in applied gate bias boosting. Various device transient parameters viz. transconductance, output resistance, output conductance, intrinsic gain, intrinsic gate delay, transconductance generation factor and unity gain frequency are analyzed using ac analysis of the device. To study the impact of the work-function variation of control and source gate on device performance, sensitivity analysis of the device has been carried out by varying these parameters. Simulation study reveals that it preserves inherent advantages of charge-plasma junctionless structure and exhibits improved transient behavior as well.     

Digitally controlled oscillator design with a variable capacitance XOR gate

A digitally controlled oscillator(DCO) using a three-transistor XOR gate as the variable load has been presented.A delay cell using an inverter and a three-transistor XOR gate as the variable capacitance is also proposed. Three-,five- and seven-stage DCO circuits have been designed using the proposed delay cell.The output frequency is controlled digitally with bits applied to the delay cells.The three-bit DCO shows output frequency and power consumption variation in the range of 3.2486-4.0267 GHz and 0.6121-0.3901 mW,respectively,with a change in the control word 111-000.The five-bit DCO achieves frequency and power of 1.8553-2.3506 GHz and 1.0202-0.6501 mW,respectively,with a change in the control word 11111-00000.Moreover,the seven-bit DCO shows a frequency and power consumption variation of 1.3239-1.6817 GHz and 1.4282-0.9102 mW,respectively, with a varying control word 1111111-0000000.The power consumption and output frequency of the proposed circuits have been compared with earlier reported circuits and the present approaches show significant improvements.     

MOS C-V characterization of ultrathin gate oxide thickness (1.3-1.8nm)

An equivalent circuit approach to MOS capacitance-voltage (C-V) modeling of ultrathin gate oxides (1.3-1.8 nm) is proposed. Capacitance simulation including polysilicon depletion is based on quantum mechanical (QM) corrections implemented in a two-dimensional (2-D) device simulator; tunneling current is calculated using a one-dimensional (1-D) Green's function solver. The sharp decrease in capacitance observed for gate oxides below 2.0 nm in both accumulation and inversion is modeled using distributed voltage-controlled RC networks. The imaginary components of small-signal input admittance obtained from AC network analysis agree well with measured capacitance