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随着集成电路工艺的发展,供电电压降低,线条变细,使得集成电路受到普通串扰和粒子辐射的影响更严重.由此对130~40nm工艺节点普通串扰和单粒子引起的串扰效应进行了对比分析.单粒子引起的串扰比普通串扰更加严重,而且随着工艺进步,单粒子引起的串扰现象将更加恶化.验证了在不同工艺下增加驱动尺寸和增加连线间距对缓解单粒子串扰噪声的有效性. 相似文献
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当芯片设计进入深亚微米,串扰效应引起大量的设计违规,尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计,它不仅取决于电路互联拓扑,而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析,并提出了在O.18μm及以下工艺条件下对串扰延时进行预防.分析和修复的时序收敛方法。 相似文献
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当今电子设计领域正快速朝着大规模、小体积、高速度方向发展,而体积减小导致电路的布局布线密度变大,同时信号的频率还在提高,使得串扰成为高速、高密度PCB设计中值得关注的问题。介绍了高速电路中串扰的产生机理,并用HyperLynx[3]对串扰进行数值仿真,通过分析提出减小串扰的一些实用方法。这对于在高速、高密度电路设计中解决串扰问题具有十分重要的意义。 相似文献
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采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。 相似文献
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采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。 相似文献
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《Telematics and Informatics》2018,35(7):2099-2106
With the growth of Internet and electronic devices, the position of multimedia advertisement is getting more and more important. Our research aimed to combine this new technology with a web page to design a novel interactive e-billboard system which can collect consumer emotions. We developed an interactive e-billboard based on Kinect motion sensing camera. The system provides a friendly user interface for users and improves the exposure rate and quality of advertisement with a two-way interactive communication. The back-end system captures consumer emotions actively. The data collected will be used as a reference for the follow-up marketing strategy analysis. 相似文献
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传统的静态串扰噪声识别算法只验证耦合电容和噪声幅值信息,没有考虑噪声宽度对电路逻辑功能的影响,所以给出的结果过于保守,导致设计收敛的时间被延长。文章在传统算法的基础上增加了噪声宽度这一识别指标,克服了以往算法结果过于保守的缺点。实验表明,通过验证噪声幅值和宽度指标,算法准确地识别出对电路逻辑功能产生影响的静态串扰噪声,为IC设计的后端优化提供了准确信息。 相似文献
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Crosstalk minimization is one of the most important aspects of high-performance VLSI circuit design. With the advancement of fabrication technology, devices and interconnecting wires are being placed in close vicinity, and circuits are operating at higher frequencies. This results in crosstalk between adjacent wire segments. In this paper, it has been shown that the crosstalk minimization problem in the reserved two-layer Manhattan routing model is NP-complete, even if channels are free from all vertical constraints. It has also been demonstrated that it is hard to approximate the crosstalk minimization problem. Besides, the issue of minimizing bottleneck crosstalk has been introduced that is a new problem for crosstalk minimization. It has been proven that this problem is also NP-complete. It has been further shown that all these results hold even if doglegging is allowed. 相似文献