一种10位50 MSPS CMOS流水线A/D转换器

介绍了一种CMOS流水线结构高速高精度A／D转换器，该器件具有50MHz工作频率和10位分辨率。设计采用双采样技术，提高了有效采样率；由于运用了冗余数字校正技术，可以采用低功耗的动态比较器。对转换器的单元结构进行了优化，并对主要电路进行了分析。     

高速高精度流水线ADC的快速仿真方法研究

设计了一种可以与晶体管跨导运算放大器特性高度比拟的运放宏模型.用该宏模型替换采样/保持电路和MDAC模块中的晶体管级放大器电路,进行FFT分析;在仿真结果相差3.2%的情况下,仿真时间为原来的1.7%,大大缩短了流水线ADC的验证周期.在该方法的指导下,设计了一个10位20 MS/s 流水线A/D转换器.在2.3 MHz输入信号下测试,该A/D转换器的ENOB为8.7位,SFDR为73 dBc;当输入信号接近奈奎斯特频率时,ENOB为8.1位.     

用于CMOS图像传感器内置流水线ADC的采样/保持电路

设计了用于CMOS图像传感器内置流水线ADC的采样/保持电路,该电路具有10位采样精度和50 MHz采样速率,采用开关电容电荷重分布式结构,加入图像传感器的黑光校准功能。放大器采用全差分套筒式共源共栅增益增强型结构,保证了所需的增益和带宽。电路采用0.18μmCMOS工艺实现。HSPICE仿真结果表明,电路可在5 ns内达到0.05%的精度;对于24.0218 MHz、±0.5 V摆幅的正弦输入信号,SNDR和SFDR分别达到62.47 dB和63.73 dB,满足系统要求。     

一种10位250 MS/s电荷域流水线ADC

提出了一种高速、低功耗、小面积的10位 250 MS/s 模数转换器(ADC)。该ADC采用电荷域流水线结构,消除了高增益带宽积的跨导运算放大器,降低了ADC功耗。采用流水线逐级电荷缩减技术,降低了后级电路的电荷范围,减小了芯片面积。测试结果表明,在250 MS/s采样速率、9.9 MHz输入正弦信号的条件下,该ADC的无杂散动态范围(SFDR)为64.4 dB,信噪失真比(SNDR)为57.7 dB,功耗为45 mW。     

一种12位100 MS/s流水线ADC的设计

设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90 nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34 MHz时,信干噪比(SNDR)为71.58 dB,无杂散动态范围(SFDR)为86.32 dB,电路整体功耗为220.8 mW。     

12位1O MS/s CMOS流水线A/D转换器的设计

文中介绍了一种六级12位10Msample/sCMOS流水线A／D转换器的设计。该设计方案采用了双差分动态比较器结构,保证了处理模拟信号的精度与速度;采用冗余编码技术,进行数字误差校正,减小了多种误差敏感性,避免了由于余量电压超限而导致的失码,并降低了采样／保持电路和D/A转换电路的设计难度。     

99.1 mW 12位40 MSPS流水线A/D转换器

设计并实现了一种12位40 MSPS流水线A/D转换器,并在0.18 μm HJTC CMOS工艺下流片.芯片工作电压为3.3 V,核心部分功耗为99.1 mW.为优化ADC功耗,采用多位/级的系统结构和套筒式运放结构,并采用逐级按比例缩小的设计方法进一步节省功耗.测试结果表明,A/D转换器的DNL小于0.46 LSB,INL小于0.86 LSB;采样率为40 MSPS时,输入19.1 MHz信号,SFDR超过80 dB,SNDR超过65 dB.     

14位50MS/s100mW0.18μm CMOS流水线ADC

实现了一种14位40MS/s CMOS流水线A/D转换器(ADC)。在1.8V电源电压下,该ADC功耗仅为100mW。基于无采样/保持放大器前端电路和双转换MDAC技术,实现了低功耗设计,其中,无采样/保持放大器前端电路能降低约50%的功耗,双转换MDAC能降低约10%的功耗。该ADC采用0.18μm CMOS工艺制作,芯片尺寸为2.5mm×1.1mm。在40MS/s采样速率、10MHz模拟输入信号下进行测试,电源电压为1.8V,DNL在±0.8LSB以内,INL在±3.5LSB以内,SNR为73.5dB,SINAD为73.3dB,SFDR为89.5dBc,ENOB为11.9位,THD为-90.9dBc。该ADC能够有效降低SOC系统、无线通信系统及数字化雷达的功耗。     

12位10MS／sCMOS流水线A／D转换器的设计

文中介绍了一种六级12位10Msample/s CMOS流水线A/D转换器的设计。该设计方案采用了双差分动态比较器结构,保证了处理模拟信号的精度与速度;采用冗余编码技术,进行数字误差校正,减小了多种误差敏感性,避免了由于余量电压超限而导致的失码,并降低了采样/保持电路和D/A转换电路的设计难度。     

一种视频8位CMOS折叠—插值A／D转换器的设计

ＣＭＯＳ折叠式Ａ／Ｄ转换器结构是一种能兼顾面积，功耗与转换速度的新型结构，分析了折叠－插值Ａ／Ｄ转换器的原理，着重介绍一种８位ＣＭＯＳ折叠－插值电路的设计考虑和版图设计，最后给出了模拟结果。     

用于CMOS图像传感器的9位10MS/s低功耗流水线ADC

提出了一个用于CMOS图像传感器的9位10MS/s、低功耗流水线ADC.为降低功耗,该设计通过采用低功耗、宽摆幅的带有增益增强结构的放大器以及将所有单元共用偏置电路的技术来实现，共用偏置技术需要仔细的版图设计和在电路中加入大的去耦合电容来实现。此外,设计中也采用电容阵列DAC来降低功耗，同时,为了增大信号处理范围,设计中还采用低阈值电压的MOS管，该ADC采用4M-1P的0.18μm CMOS工艺设计制造，对芯片的测试结果表明该设计的功耗仅为7mW,相对其他设计是相当低的，该ADC已经应用于30万像素图像传感器系统中,该系统已经流片、测试。     

用于CMOS图像传感器的9位10MS/s低功耗流水线ADC

提出了一个用于CMOS图像传感器的9位10MS/s、低功耗流水线ADC.为降低功耗,该设计通过采用低功耗、宽摆幅的带有增益增强结构的放大器以及将所有单元共用偏置电路的技术来实现.共用偏置技术需要仔细的版图设计和在电路中加入大的去耦合电容来实现.此外,设计中也采用电容阵列DAC来降低功耗.同时,为了增大信号处理范围,设计中还采用低阈值电压的MOS管.该ADC采用4M-1P的0.18μm CMOS工艺设计制造.对芯片的测试结果表明该设计的功耗仅为7mW,相对其他设计是相当低的.该ADC已经应用于30万像素图像传感器系统中,该系统已经流片、测试.     

用于百万像素级CMOS图像传感器的10位50MS/s流水线ADC设计

高速高精度ADC是CMOS图像传感器中的重要部分。随着工艺的进步,低功耗设计已经吸引了很多人的注意。为了在没有降低表现的情况下控制功耗,在本设计采用相同结构放大器共用相同的偏置电路技术,并且采用了共源共栅补偿技术来降低功耗。噪声和不匹配也是流水线ADC中重要的误差源,因此采用了Matlab对这两者进行了仔细的计算和系统仿真。在本文中,提出了一个10位50MS/s的 流水线ADC核心。这个设计可以用于大像素规模的CMOS图像传感器。本设计在表现和功耗上取得了很好的平衡。     

用于百万像素级CMOS图像传感器的10位50MS/s流水线ADC设计

噪声和不匹配是流水线ADC中的重要误差源,采用Matlab软件对它们进行了计算和系统仿真.为了在没有降低表现的情况下控制功耗,采用了相同结构放大器共用相同的偏置电路技术,并且采用了共源共栅补偿技术来降低功耗.还设计并且测试了一个可用于大像素规模CMOS图像传感器系统的10位50MS/s流水线ADC原型.根据测试结果,当采样频率为50MHz时功耗仅为42mW,SINAD为45.69dB.设计在表现和功耗上取得了很好的平衡.     

0.13 μm CMOS 60 dB SFDR的8 bit 250 MS/s模数转换器

论述了一种高速度低功耗的8位250 MHz采样速度的流水线型模数转换器(ADC).在高速度采样下为了实现大的有效输入带宽,该模数转换器的前端采用了一个采样保持放大器(THA).为了实现低功耗,每一级的运放功耗在设计过程中具体优化,并在流水线上逐级递减.在250 MHz采样速度下,测试结果表明,在1.2 V供电电压下,所有模块总功耗为60 mw.在19 MHz的输入频率下,SFDR达到60.1 dB,SNDR为46.6 dB,有效比特数7.45.有效输入带宽大于70 MHz.该ADC采用TSMC 0.13μm CMOS 1P6M工艺实现,芯片面积为800 μm×700μm.     

18bit 20MS/s流水线ADC架构及行为级模型设计

为了设计出满足高端仪器仪表、电子通信设备等应用需求的高速高精度模数转换器(Analog-to-Digital Converter,ADC),提出了一种精度为18 bit、采样率为20 MS/s的流水线ADC架构。使用Verilog-A语言对每一级流水级中的子模数转换电路(Sub-Analog-to-Digital Converter,Sub-ADC)、乘法数模转换电路(Multiplying Digital-to-Analog Converter,MDAC)等关键电路进行建模,进而搭建出该ADC的整体行为级模型,并基于Cadence的Spectre仿真平台进行仿真验证。在理想情况下,得到的有效位数(Effective Number of Bits,ENOB)为18.01 bit,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)为110.44 dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为122.41 dB,验证了所设计的流水线ADC的架构和行为级模型的正确性。在加入运放有限增益、电容失配等非理想因素后,该Verilog-A行为级模型也有效反映出非理想因素对电路性能的影响。将行为级模型与数字校准算法联合仿真,证明了所设计的数字算法能够有效降低非理想因素对电路性能产生的影响。     

一种12位80 MS/s CMOS流水线ADC设计

介绍了一种12 bit 80 MS/s流水线ADC的设计,用于基带信号处理,其中第一级采用了2.5 bit级电路,采样保持级采用了自举开关提高线性,后级电路采用了缩减技术,节省了芯片面积.采用了折叠增益自举运放,优化了运放的建立速度,节省了功耗.芯片采用HJTC0.18μm标准CMOS工艺,1.8 V电压供电,版图面积2.3 mm × 1.4 mm.版图后仿真表明,ADC在8 MHz正弦信号1 V峰值输入下,可以达到11.10 bit有效精度,SFDR达到80.16 dB,整个芯片的功耗为155 mW.     

用于CMOS图像传感器的12位低功耗单斜坡模数转换器设计

 本文提出了一种应用于CMOS图像传感器中的高精度低功耗单斜坡模数转换器(single slope analog-to-digital converter)设计方案.该ADC方案由可变增益放大器、前置预放大器和动态锁存比较器组成.相比现有的设计方案,本文提出的电路在不牺牲噪声性能的前提下,具有更低的功耗和更小的芯片面积.通过集成列并行的单斜坡模数转换器在最新设计的高精度高速CMOS图像传感器设计中,实验结果证明了设计的有效性.     

8bitCMOS高速电流型数模转换器设计

系统分析了高速电流型CMOS数模转换器的设计方法.设计了一种采样率为100ms/s,分辨率为8bit,电源电压为3.3v的CMOS电流型DAC.采用同步锁存技术增加了转换速度.电路仿真结果表明在采样率为100Ms/s,输入信号从直流到Nyquist频率,无杂散动态范围(SFDR)为59dB.积分线性误差(INL)和微分线性误差(DNL)分别为±0.5LSB和±0.3LSB.在采样率为100Ms/s,电源电压为3.3v时的功耗小于300mw.电路采用0.3um标准CMOS工艺实现.     

一种基于循环ADC结构的可配置Pipeline ADC系统设计

通过对Pipeline ADC系统的精度和工作频率可配置原理进行探讨,提出了一种新颖的精度和工作频率可配置Pipeline ADC设计理念,并对系统和子模块进行了设计.可配置的Pipeline ADC的精度可配置在8/10/12bit,工作频率可配置在10/20/40MHz.考虑电路中的增益有限性等因素的影响,使用Matlab对系统建模并仿真.系统仿真结果表明,可配置的Pipe-lineADC系统能够达到满意的SNR、有效位数等性能指标要求.