基于IEEE Std1500的IP核并行测试控制架构设计

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。     

基于IEEE 1500的数字SOC测试系统的设计与实现

IEEE 1500为核供应者与核应用者提供接口,可有效实现测试电路复用。简要分析IEEE 1500标准,包括核测试壳Wrapper及核测试语言(CTL)两者的结构和特点;论述基于IEEE 1500的数字SOC测试系统的总体设计目标,设计了测试系统的软硬件体系结构,并构建了测试系统;通过DEMO电路测试验证,系统可正确实现扫描链完备性测试、核功能内测试及核互连测试,表明系统工作稳定,通用性强。     

IP软核的测试技术研究

随着超大规模集成电路技术的不断发展,集成电路的集成度不断增加;片上系统(SOC)的规模越来越大,片上系统的设计就变得越来越复杂。开发IP核成为SOC的重要设计手段。同时,IP核的测试也对科研人员提出了新的挑战。本文重点描述了IP的测试技术,证明了文献[1]中给出的伪穷举法。并以可编程8255并行I/O接口芯片为例说明了使用伪穷举法进行了IP核校验的方法。     

基于CTL的SOC IP核的测试技术

本文介绍了一种针对SOC测试设计中嵌入式芯核的核测试语言(CTL)。该语言描述了如何将可测试性设计置入具有知识产权(Intellectual Property,简称IP)芯核和SOC中,从而加速测试生成和复用。CTL语言标准虽然还未被IEEE正式通过,但已经在EDA厂商、ATE厂商和IP芯核提供者之间悄然兴起并被积极采用,一系列基于CTL的产品也相继被研制 制出来。本文通过对CTL的分析与研究,较为详细地说明了CTL引入的重要性及其特性,并为SOCIP芯核提供CTL语言测试设计实例。     

基于IP设计的系统芯片测试策略

未来的系统芯片设计将基于IP设计,为了加强嵌入式核应用商和提供商之间的交流,确保系统芯片的快速上市,降低芯片的开发周期和开发成本,IEEE提出了P1500标准。从基于IP设计系统芯片的角度,对IEEEP1500标准的目的与意义、该标准定义的系统结构、标准的制订原则、测试的实现方式等角度对该标准进行详细的剖析,指出了该标准目前的进展状况和存在的问题,以及该标准与其他相关协议之间的关系。     

基于SOPC的边界扫描测试控制器IP核设计

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。     

系统芯片测试策略--IEEE P1500

IEEE P1500标准旨在增强嵌入式核应用商和提供商之间的交流,为SOC的测试确定标准,以确保系统芯片的快速上市,降低芯片的开发周期和开发成本。从IEEE P1500标准的目的与意义、该标准定义的系统结构、标准的制订原则、测试的实现方式等角度对该标准进行详细的剖析,指出了该标准目前的进展状况和存在的问题,以及该标准与其他相关协议之间的关系。     

基于IEEE P1500芯核测试控制结构设计

讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以及核间互连测试。同时该结构只需5根额外测试管脚。     

一种基于核设计的SOC测试控制体系结构

随着集成电路复杂性的提高和SOC系统的出现,电路测试的难度也在不断增大,测试问题已经成为SOC设汁的瓶颈。在研究了现存的测试控制结构后提出了基于核设计的SOC测试控制结构,它以边界扫描控制体系为基础,融合多种测试控制方法,支持不同类型的IP核进行测试。从而解决了SOC测试中控制部分的一些问题。     

基于遗传算法的IP核测试调度优化

测试调度能够很好的减少测试时间和降低测试成本.通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响.为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间.通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方...     

一种频率测量片上系统设计与实现

随着集成电路技术的飞速发展,片上系统SOC已经成为发展的必然趋势,IP复用、Top—Down自顶向下设计、软硬件协同设计与验证等更是SOC设计中的关键技术。介绍了Top—Down设计方法和基于IP重用的SOC 设计技术,并基于FPGA设计和实现一种频率测量片上系统。经验证,该系统运行正常,测试结果令人满意。     

基于FSMD模型的IP集成方法

提出了一种利用IP核的约束条件和集成系统的约束条件的集成方法，将IP核的约束条件用IP执行模型和IP延迟模型表示，用FSMD模型分别构造IP执行模型和集成系统的约束，以便于将它们合并起来优化设计IP接口单元，实现IP核在系统层合成。     

Foundries and the dawn of an open IP era

Independent intellectual property (IP) providers began emerging in the late 1990s. The growing complexity of SOC (system-on-a-chip) technology dramatically increases design loading and creates the need for verified third-party cores to simplify multifunctional chip designs. Chip foundry companies play a key role in providing the IP hard cores and expediting design migration to smaller geometries in silicon-verified IP cores. As a result, foundries stand at the focal point of an impending open IP era that will facilitate the virtual re-integration of such value-adding activities as system design, IC design, third-party IP and electronic design automation (EDA). By serving as a virtual re-integrator, chip foundries will reverse the fragmentation of the IC industry and form the keystone in an efficient value-creation network     

基于SOC技术设计可复用的异步串行通信接口IP核

基于SOC(system on chip)技术，利用VHDL语言设计开发具有奇偶校验功能、数据位和波特率可调的通用异步串行通信接口IP核。该IP核内置异步接收和发送模块，可直接提供给其它SOC系统设计者使用，减少SOC系统设计的工作量。     

SOPC Builder中IP构件的设计与实现

Altera公司的SOPC Builder是一个灵活、方便的系统设计工具,用来在可编程逻辑器件上快速搭建片上系统。有效的片上系统设计依赖于可复用的IP核。介绍了可编程片上系统中IP核总线接口的设计,并结合实例说明如何将用户逻辑包装成SOPC Builder的IP构件,以方便今后的复用。     

基于量子进化算法的层次型SOC测试结构优化

以减少系统芯片SOC测试时间为目标,研究了层次型SOC的多层次TAM优化问题。根据嵌入式IP核的分类,将层次型SOC测试结构优化转变成了平铺型SOC测试结构优化,并建立了基于量子进化算法的数学模型。通过对群体的观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体,实现了包含TAM-ed且wrapped的嵌入式核的层次型SOC测试结构优化。针对国际标准片上系统芯片验证表明,与GA、ILP和启发式算法相比,该算法能够获得更短的测试时间。     

基于SOC/IP的智能传感器设计研究

提出了基于SOC/IP的智能传感器的设计方法.在分析传感器IP功能复用基础上,设计了构成智能传感器芯片的数据采集、信号处理、数据通信、人机界面、任务调度等一系列IP核模块.通过在FPGA及ARM7微处理器上的硬件实现仿真,验证了设计方法的正确性.利用IP功能复用,只需重新设置任务调度IP核,就能设计出用于各种传感器的智能化片上系统,构成智能传感器.