SHA-3轮函数中ρ、π及χ变换的逆变换

Keccak自2012年被宣布为新一代Hash函数标准SHA-3后受到密码学界的高度关注,成为当前Hash函数研究的热点。文中给出了SHA-3轮函数中ρ、π和χ三个变换的逆变换。ρ变换只在同一道内沿z轴正向循环移位,故依据其移位距离表沿z轴负方向移位同样距离即得到其逆变换ρ-1;π变换依赖于GF（5）上一个2阶变换矩阵,利用高斯消元法对此方阵求逆可得到其逆矩阵,也即得到了π变换的逆变换;χ变换是SHA-3轮函数中唯一的非线性变换,首先列出χ变换的真值表,然后通过真值表推导得出了其逆变换χ-1的布尔函数表达式。基于ρ^-1、π^-1和χ^-1,可利用中间相遇攻击的思想构造差分路径对SHA-3进行攻击,通过消息修改技术使差分路径以概率1通过χ-1,能够大大提高攻击成功的概率。     

SHA-3候选算法Keccak的Matlab设计与实现

由KIST发起的新一代Hash函数标准SHA-3的全球公开征集过程目前已进入最后一轮筛选,Kcccak是进入最后一轮的J个候选者之一。介绍了Keccak算法及特点,给出了一种基于Matlab、带有图形界面GUI的Keccak程序设计与实现过程。本程序既可用于实际的Keccak Hash值运算,最重要的是为Keccak的教学与研究提供了一个方便直观的工具。     

SHA-1差分路径搜索算法和连接策略研究

Hash函数SHA-1的攻击技术研究一直受到密码分析者的广泛关注,其中,差分路径构造是影响攻击复杂度大小的重要环节.提出了带比特条件的全轮差分路径构造方法,统一了第1轮差分路径构造和后3轮的差分路径构造.该方法既与原有第1轮路径构造相容,又能省去后3轮路径约简、消息约简等繁琐技术环节,具有良好的兼容性.此外,综合考虑状态差分、布尔函数差分与比特条件之间的制约关系,提出了带比特条件的前向扩展、后向扩展和中间连接这3个子算法,并提出3个指标——比特条件的更新次数、扩展结果的相容性和候选集合的正确率对中间连接的成功率进行评价,结合提前终止策略,提出了最优的中间连接算法.理论分析结果表明,该方法有助于提高SHA-1差分路径构造的成功率.最后,采用该算法进行路径搜索,可以得到正确的可用于碰撞搜索的差分路径.     

SHA-3置换函数的差分转移概率分析

通过对SHA-3算法置换函数Keccak-f的分析,提出三维数组的循环移位方法。根据置换函数Keccak-f每一步变换的结构,构造出输出差分的布尔函数表达式。通过研究输出差的差分布尔函数表达式,证明了Keccak-f每一步变换的输入输出差分通过循环移位后,其差分转移概率不变。在此基础上,通过分析得出,当Keccak-f每一步变换的两个输入差分之间和对应输出差分之间均满足相同循环移位特性时,整个置换函数Keccak-f的输入输出差分在循环移位后,其差分转移概率不变。     

SHA-3的安全性分析*

为分析Hash函数新标准SHA-3算法的安全性,从算法统计性能和轮函数Keccak-f的对称性两个方面对其进行测试。测试结果表明,SHA-3算法雪崩效应良好,平均变化比特数和平均变化概率都非常接近理想值且方差比较小,具有较高的稳定性和较低的碰撞程度; Keccak-f中添加常数的变换会严重扰乱轮函数的对称性,利用轮函数对称性对SHA-3进行内部差分攻击只适用于轮数较少的情况。     

小面积高性能的SHA-1/SHA-256/SM3IP复用电路的设计

Hash算法的快速发展导致了两个问题,一个是旧算法与新算法在应用于产品时更新换代的问题,另一个是基于应用环境的安全性选择不同算法时的复用问题。为解决这两个问题,实现了SHA-1/SHA-256/SM3算法的IP复用电路,电路采用循环展开方式,并加入流水线的设计,在支持多种算法的同时,还具有小面积高性能的优势。首先,基于Xilinx Virtex-6FPGA对电路设计进行性能分析,电路共占用776Slice单元,最大吞吐率可以达到0.964Gbps。然后,采用SMIC 0.13μm CMOS工艺实现了该设计,最后电路的面积是30.6k门,比单独实现三种算法的电路面积总和减小了41.7%,工作频率是177.62 MHz,最大吞吐率达到1.34Gbps。     

SHA-256输出序列的随机性研究

密码学中Hash函数能够用于数据完整性和消息认证以及数字签名,SHA-256是使用最广泛的一种Hash函数。针对SHA-256,用已有统计检测方法中的x2检验对其进行了随机性测试以及雪崩效应的测试,并对测试结果进行了分析讨论,指出了该算法中的一些不足之处,并验证了算法的有效性。     

单向散列函数SHA-512的优化设计

在分析NIST的散列函数SHA-512基础上,对散列函数SHA-512中的关键运算部分进行了分解,通过采用中间变量进行预行计算,达到了SHA-512中迭代部分的并行计算处理,提高了运算速度。通过这种新的硬件结构,优化后的散列函数SHA-512在71.5MHz时钟频率下性能达到了1 652Mbit/s的数据吞吐量,比优化前性能提高了约2倍,最后还将实验结果与MD-5、SHA-1商用IP核性能进行了比较。     

Keccak类非线性变换的置换性质研究

Keccak杂凑函数是通过SHA-3最后一轮筛选的五个杂凑函数之一。通过对Keccak杂凑函数的非线性环节进行研究,提出了n元Keccak类非线性变换,并逐比特分析了其变换规律,通过分类研究,给出了两个原象不相等时,象不相等的充分条件和象相等的必要条件;进一步证明了当n为奇数时,n元Keccak类非线性变换是一个置换;当n为偶数时,不是一个置换。最后,证明了当n为奇数时,n元Keccak类非线性变换不是全向置换、全距置换和正形置换,为进一步应用这类编码模型奠定了理论基础。     

关于Hash函数MD5的解析

在王小云写的关于分析MD5算法文章的基础上,对MD5算法的破译进行进一步的解析.以MD5算法第八步为例,介绍了F函数的性质和差分路径的有效控制.从手工推算和程序实现两方面时MD5算法进行了解析和测试,对王的文章进行了部分修正,进一步说明了满足差分特征的条件和关键点.这对MD5和其他Hash函数的分析破译有着重要的作用.     

SHA2 and SHA-3 accelerator design in a 7 nm technology within the European Processor Initiative

This paper proposes the architecture of the hash accelerator, developed in the framework of the European Processor Initiative. The proposed circuit supports all the SHA2 and SHA-3 operative modes and is to be one of the hardware cryptographic accelerators within the crypto-tile of the European Processor Initiative. The accelerator has been verified on a Stratix IV FPGA and then synthesised on the Artisan 7 nanometres TSMC silicon technology, obtaining throughputs higher than 50 Gbps for the SHA2 and 230 Gbps for the SHA-3, with complexity ranging from 15 to about 30 kGE and estimated power dissipation of about 13 (SHA2) to 26 (SHA-3) mW (supply voltage 0.75 V). The proposed design demonstrates absolute performances beyond the state-of-the-art and efficiency aligned with it. One of the main contributions is that this is the first SHA-2 SHA-3 accelerator synthesised on such advanced technology.     

对哈希算法SHA-1的分析和改进

研究了哈希算法的相关问题,对常用哈希算法SHA—1从安全性和运算效率方面进行了较深入分析,并由此提出了对该算法的几点改进,使改进后的算法在安全性及运算效率方面较原算法均有所提高。同时还提出了一种安全散列值的计算方法。     

应用于后量子密码的高速高效SHA-3硬件单元设计

随着量子计算技术的高速发展,传统的公钥密码体制正在遭受破译的威胁,将现有加密技术过渡到具有量子安全的后量子密码方案上是现阶段密码学界的研究热点。在现有的后量子密码(Post-Quantum Cryptography,PQC)方案中,基于格问题的密码方案由于其安全性,易实施性和使用灵活的众多优点,成为了最具潜力的PQC方案。SHA-3作为格密码方案中用于生成伪随机序列以及对关键信息散列的核心算子之一,其实现性能对整体后量子密码方案性能具有重要影响。考虑到今后PQC在多种设备场景下部署的巨大需求,SHA-3的硬件实现面临着高性能与有限资源开销相互制约的瓶颈挑战。对此,本文提出了一种高效高速的SHA-3硬件结构,这种结构可以应用于所有的SHA-3家族函数中。首先,本设计将64 bit轮常数简化为7 bit,既减少了轮常数所需的存储空间,也降低了运算复杂度。其次,提出了一种新型的流水线结构,这种新型结构相比于通常的流水线结构对关键路径分割得更加均匀。最后,将新型流水线结构与展开的优化方法结合,使系统的吞吐量大幅提高。本设计基于XilinxVirtex-6现场可编程逻辑阵列(FPGA)完成了原型实现,结果显示,所设计的SHA-3硬件单元最高工作频率可达459 MHz,效率达到14.71 Mbps/Slice。相比于现有的相关设计,最大工作频率提高了10.9%,效率提升了28.2%。     

单向Hash函数SHA-1的统计分析与算法改进

对SHA-1算法的完备度、雪崩效应度、严格雪崩效应及抗碰撞性进行了逐拍统计分析。针对目前密码学界所揭示出的SHA-1设计缺陷,主要以增强SHA-1算法的非线性扩散特性及抗碰撞性为目标,对其进行改进。改进算法在混合函数中逆序使用改进后的扩展码字序列,并在算法首轮的混合函数中引入整数帐篷映射,加速了差分扩散,改变了原来固定的链接变量传递方式,修正了算法内部结构的设计缺陷。测试与分析结果表明,改进算法提高了非线性扩散程度,增强了算法的安全性。     

基于FPGA的SHA-1算法的设计与实现

SHA-1算法是目前常用的安全散列算法，被广泛地应用于电子商务等信息安全领域。为了满足安全散列算法的计算速度，该文将SHA-1分成5个硬件结构模块来实现，每个模块可以独立工作。对其进行了优化，达到了缩短关键路径的目的，提高了计算速度。独立的模块使得对每个模块的修改都不会影响其他模块的工作，为模块的进一步优化提供了方便。     

BLAKE算法的硬件实现研究

随着对MD5和SHA1攻击方法的提出,美国国家标准技术研究所(NIST)组织启动了SHA-3的征集计划,目前已进入第3轮.BLAKE算法进入了最后一轮竞赛,文中首先综述了BLAKE算法从提交到目前为止在硬件评估方面的状况.在此基础上优化了BLAKE压缩函数在FPGA上实现的关键路径,并在FPGA平台上实现了BLAKE算法.和现有的BLAKE算法在FPGA上实现的吞吐率相比,文中实现结构的吞吐率又有提升.     

基于Matlab的Hash算法BLAKE的设计与实现

Hash算法I3工AKE是新一代安全Hash标准SHA-3全球公开征集过程中进入最后一轮的5个候选者之一。 给出一种基于Matlab的带有图形界面GUI的BLAKE程序的设计与实现过程。本程序可用于实际的BLAKE Hash 值的运算,最重要的是为BLAKE的教学与实验提供了更方便直观的工具。