熊猫九天全定制版图编辑工具stretch功能原理与实现

对熊猫九天全定制物理版图编辑工具stretch功能原理和实现予以论述。针对不同的物理版图数据path、wire、ellipse、polygon、rectangle、donut等介绍了相应的stretch原理,并给出了编辑环境对该功能实现的结果,提出了产品化过程中注意的一些问题。市场实践表明,该功能能够正确方便地帮助IC物理版图设计工程师完成设计。     

模拟电路设计中匹配器件组版图自动生成技术

目前,大多数模拟版图设计者采用人工方式分析电路图、查找匹配器件组,从而进行手工布局.在大规模集成电路设计中,为了缩短集成电路的设计周期,降低成本,利用C++语言算法开发一款模拟集成电路版图布局自动化的工具.针对模拟电路中匹配器件组的匹配模式不同,根据每种匹配模式的特点编写了相应匹配器件组自动布局的算法,缩短版图的布局时间,从而缩短了设计周期,降低设计成本.通过对每种匹配模式的模拟测试及结果分析,验证了该算法的可行性和有效性.     

等离子显示器扫描驱动芯片的设计

分析了PDP扫描驱动芯片的结构和工作原理,介绍了芯片的系统设计、电路仿真、器件模拟和全定制版图设计,设计的芯片具有较好的功能和驱动特性。该芯片的数字电路部分采用0.6μm双多晶硅双金属线标准CMOS工艺实现。对样片进行了测试,结果表明,电路功能达到设计要求,可同时驱动16路高压输出电路,最高工作频率达到60 MHz。     

版图邻近效应的高精度标准单元波动检测电路

随着集成电路的发展,工艺尺寸进一步微缩,工艺波动导致的器件波动对电路性能以及可靠性的影响越来越严重.版图邻近效应就是先进工艺下影响工艺波动的重要因素.为了应对先进工艺下版图邻近效应(LPE)的影响,代工厂需要确立器件波动最小且最优标准单元版图.如何精确测量相同标准单元的不同版图的器件波动具有很大的挑战.提出了一个高分辨率、高速且测试便利的器件波动检测电路,用来对6种优化LPE引入的器件波动影响的标准单元版图进行测试.电路在28 nm工艺上进行了流片验证,电路面积为690 μm×350 μm,并对全晶圆进行了测试.通过分析NMOS和PMOS的测试结果,对比了不同版图形式应对LPE影响的效果,进而为代工厂设计和优化标准单元版图,尽可能减小LPE引入的器件波动提供参考.     

S波段大功率、高效率GaN HEMT器件研究

基于国产的SiC衬底GaN外延材料,研制出大栅宽GaN HEMT单胞管芯。通过使用源牵引和负载牵引技术仿真出所设计模型器件的输入输出阻抗,推导出本器件所用管芯的输入输出阻抗。使用多节λ/4阻抗变换线设计了宽带Wilkinson功率分配/合成器,对原理图进行仿真,优化匹配网络的S参数,对生成版图进行电磁场仿真,通过LC T型网络提升管芯输入输出阻抗。采用内匹配技术,成功研制出铜-钼-铜结构热沉封装的四胞内匹配GaN HEMT。在频率为2.7～3.5 GHz、脉宽为3 ms、占空比为50%、栅源电压Vgs为-3 V和漏源电压Vds为28 V下测试器件,得到最大输出功率Pout大于100 W(50 dBm),PAE大于47%,功率增益大于13 dB。     

0.13微米硅化物 CMOS工艺下版图参数对栅极接地 NMOS晶体管骤回特性的影响

本文中,在 0.13微米硅化物 CMOS工艺下, 设计了不同版图尺寸和不同版图布局的栅极接地 NMOS器件。TLP测量技术用来获得器件的骤回特性。 文章分析了器件版图参数和器件骤回特性之间的关系。TCAD器件仿真软件被用来解释证明这些结论.通过这些结论,电路设计者可以预估栅极接地NMOS器件在ESD大电流情况下的特性,由此在有限的版图面积下设计符合 ESD保护要求的栅极接地 NMOS器件。本文同时给出了优化后的 0.13微米硅化物工艺下 ESD版图规则。     

双界面智能卡芯片模拟前端ESD设计

双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大.针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构.通过对这些结构的流片和测试分析,研究了器件设计参数和电路设计结构对双界面智能卡芯片ESD性能的影响.定制了适用于双界面智能卡芯片AFE模块设计的ESD设计规则,实现对ESD器件和AFE内核电路敏感结构的面积优化,最终成功缩小了AFE版图面积,降低了芯片加工成本,并且芯片通过了8 000 V人体模型(HBM) ESD测试.     

一种阵列式版图布局的低温度系数CMOS带隙基准电压源

设计了一款低温度系数的自偏置CMOS带隙基准电压源电路,分析了输出基准电压与关键器件的温度依存关系,实现了低温度系数的电压输出。后端物理设计采用多指栅晶体管阵列结构进行对称式版图布局,以压缩版图面积。基于65 nm/3.3 V CMOS RF器件模型,在Cadence IC设计平台进行原理图和电路版图设计,并对输出参考电压的精度、温度系数、电源抑制比(PSRR)和功耗特性进行了仿真分析和对比。结果表明,在3.3 V电源和27℃室温条件下,输出基准电压的平均值为765.7 mV,功耗为0.75μW;在温度为-55~125℃时,温度系数为6.85×10~(-6)/℃。此外,输出基准电压受电源纹波的影响较小,1 kHz时的PSRR为-65.3 dB。     

基于TSPC的4/5双模前置分频器设计

针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物理给出了相应的版图优化解决方法。然后,采用SMIC 0.18μm标准CMOS工艺,设计了一款基于这种改进后的真单相时钟电路的集成4/5双模前置分频器。在版图优化设计后利用Cadence Spectre进行了后仿真验证,结果表明,在直流电源电压1.8 V时,该4/5双模前置分频器的最高工作频率可达到3.4 GHz,总功耗仅有0.80 mW。该4/5双模前置分频器的最低输入幅值为0.2 V时,工作频率范围为20 MHz~2.5 GHz,能够满足面向无线传感网络应用的锁相环(PLL)的高速、低功耗性能要求。     

MEMS微加速度与微角速率集成传感器的研制

介绍了一种全新的MEMS微型惯性器件,该器件是一种基于热对流原理的热膜式传感器,它利用一个单敏感元件同时测量加速度和角速率。该器件由一个加热器和两组微型温度传感器组成,加热器加热气体形成的热对流气体作为敏感元件,该器件通过微型温度传感器测得的热对流气体的温度差实现加速度和角速率的测量。分析了器件的工作原理,根据仿真结果设计了双层的器件结构,进行了工艺开发,加工出了原理样机。测试表明:该器件同时具备了加速度传感器和角速率传感器的检测功能,很好地验证了设计的可行性。     

体积小重量轻的SiC微波脉冲功率晶体管

采用自主开发的工艺加工技术和设计方法,直接将两个微波SiC MESFET管芯在管壳内部进行并联,实现了器件在S波段脉冲状态下(工作频率2GHz,脉冲宽度30μs,占空比10%)输出功率大于30W、功率增益12dB、功率附加效率大于30%的性能指标。由于直接采用管芯并联结构,省略了内匹配网络,器件的体积和重量较以往的Si微波双极功率晶体管大为降低;采用高温氧化技术克服了传统MESFET工艺中PECVD介质产生较高界面态的不足,减小了器件的泄漏电流,提高了器件性能。器件的研制成功,初步显示了SiC微波脉冲功率器件在体积小、重量轻、增益高、脉冲大功率输出和制作工艺简单等方面的优势。     

具有ESD防护及过流保护功能的VDMOS设计

提出了一种芯片集成实现ESD防护及过流保护功能的VDMOS器件设计。在对电流采样原理分析的基础上,提出了一种适用于功率器件的局域电流采样方法及对应的过流保护电路结构,该方案具有结构简单、低功耗的特点。利用反向串联多晶硅二极管实现对VDMOS器件栅氧化层的ESD保护。完成了VDMOS的工艺流程设计,实现了保护电路中各子元件与主功率器件的工艺兼容。二维数值模拟表明:所设计的过流保护电路在室温下能实现38.4 A的限流能力,ESD保护能够达到2 000 V(HBM),能有效提高VDMOS在系统中的稳定性和可靠性。     

RFC中数字锁相环的设计

本文介绍了以可编程逻辑器件CPLD实现RFC中数字锁相环的设计,分析了设计原理,列出了详细的设计过程并例举数据以及仿真结果。     

一种基于中和电容的60 GHz CMOS差分LNA

针对毫米波频段下硅基CMOS晶体管的栅漏寄生电容严重影响放大器的增益和隔离度的问题,采用交叉耦合中和电容抵消其影响,设计了一款60 GHz三级差分共源极低噪声放大器(LNA)。为减小级间匹配无源器件的损耗,节省芯片面积,采用变压器进行级间耦合。基于SMIC 55 nm RF CMOS工艺,进行了电路原理图和版图的设计与仿真。仿真结果显示,该LNA输入输出匹配良好,功率增益为21.1 dB,3 dB带宽为57.3~61.5 GHz,噪声系数为5.5 dB,输出1 dB压缩点为－0.64 dBm,功耗为34.4 mW,芯片尺寸为390 μm×670 μm。     

保护环版图结构对ESD防护器件耐压能力的影响

基于华润上华0.5 μm双极-CMOS-DMOS (BCD)工艺设计制备了不同保护环分布情况下的叉指型内嵌可控硅整流器的横向扩散金属氧化物半导体(LDMOS-SCR)结构器件,并利用传输线脉冲(TLP)测试比较静电放电(ESD)防护器件的耐压能力.以LDMOS-SCR结构为基础,按照16指、8指、4指和2指设置保护环,形成4种不同类型的版图结构.通过器件的直流仿真分析多指器件的开启情况,利用传输线脉冲测试对比不同保护环版图结构的耐压能力.仿真和测试结果表明,改进后的3类版图结构相对于普遍通用的第一类版图结构,二次击穿电流都有所提升,其中每8指设置一个保护环的版图结构二次击穿电流提升了76.36％,其单位面积的鲁棒性能也最好,为相应工艺设计最高耐压值的ESD防护器件提供了参考结构和方法.     

0.2～2.0GHz100W超宽带GaN功率放大器

设计并实现了一款基于0.25μm GaN高电子迁移率晶体管(HEMT)工艺的100 W超宽带功率放大器。基于SiC无源工艺设计了集成无源器件(IPD)输入预匹配电路芯片;设计了基于陶瓷基片的T型集成输出预匹配电路;基于建立的传输线变压器(TLT)的精确模型,设计了宽带阻抗变换器,在超宽频带内将50Ω的端口阻抗变换至约12.5Ω,再通过多节微带电路与预匹配后的GaN HEMT芯片实现阻抗匹配。最终,以较小的电路尺寸实现了功率放大器的超宽带性能指标。测试结果表明,功率放大器在0.2～2.0 GHz频带内,在漏极电压36 V、输入功率9 W、连续波的工作条件下,输出功率大于103 W,漏极效率大于50%,输入电压驻波比(VSWR)≤2.5。     

IGBT驱动电路模块化设计

IGBT功率开关器件应刚广泛，本文针对可驱动不同等级1GBT模块的驱动电路进行了模块化设计。该驱动模块包括接口选择模块、功能选择模块、电源模块、驱动与保护模块以及功率补充模块。分析了各部分模块的内部电路原理及功能，并通过试验实现了各项功能，证明该模块设计的合理性。     

无线局域网通信芯片可测性设计及实现

可测性设计已应用在大规模集成电路设计中。本文介绍了可测性设计原理和实现技术。同时介绍了一款无线局域网(WLAN)芯片,根据该芯片的结构特点,介绍了本款芯片应用的可测性技术以及实现过程,对使用的EDA工具及设计方法进行了深入描述。最后对可测性设计实现的效果进行了说明,并给出部分测试结果。     

一种1024级灰度大电容负载的LCD驱动芯片设计

设计了一种基于动态扫描原理的液晶显示(LCD)驱动芯片。该芯片为高压CMOS数模混合集成电路并支持输出频率可选功能。芯片输入数据频率为13.5MHz,输出1 024级256列模拟电压信号直接驱动LCD,输出电压幅度可达12V以上。负载为200pF时,最大摆幅上升/下降时间小于5μs。芯片采用新加坡特许半导体(Chartered)0.35μm、18V高压工艺设计,并进行了仔细的版图设计以减小匹配误差,仿真结果显示电路性能完全满足设计指标要求。     

RFC中数字锁相环的设计

本文介绍了以可编程逻辑器件CPLD实现RFC中数字锁相环的设计，分析了设计原理，列出了详细的设计过程并例举数据以及仿真结果。