基于Verilog HDL语言的FPGA设计

采用Verilog HDL语言在Ahera公司的FPGA芯片上实现了RISC_CPU的关键部件状态控制器的设计，以及在与其它各种数字逻辑设计方法的比较下，显示出使用Verilog HDL语言的优越性．     

Verilog HDL的ITL形式语义及其应用

硬件描述语言为硬件设计师提供一个非常好的分析和设计数字硬件的工具,也为沟通软件和硬件提供了一种方法.然而它缺乏对于电路逻辑关系描述和分析的形式化方法,尤其是基于时序的逻辑描述.这对于化简和检验正确性都带来麻烦.ITL语言描述则提供另一套基于时序的形式化解决方法.用ITL能够方便准确地描述基于时序的数字电路,却缺乏可执行能力,运算公式不能直接进行计算机仿真和验证.Tempura则是ITL强有力的可编程可执行的工具集,大大增强ITL的实用性.通过对RS触发器的描述与验证说明这三者之间的联系,展现ITL等形式方法的发展前景.     

基于Verilog HDL的SPWM全数字算法的FPGA实现

在详细阐述正弦脉宽调制算法的基础上,结合DDS技术,以Actel FPGA作为控制核心,通过自然采样法比较1个三角载波和3个相位差为1200的正弦波,利用Verilog HDL语言实现死区时间可调的SPWM全数字算法,并在Fushion StartKit开发板上实现SPWM全数字算法。通过逻辑分析仪和数字存储示波器得到了验证,为该技术进一步应用和推广提供了一个良好的开放平台。     

基于Verilog HDL的数字逻辑电路教学改革与探索

本文针对计算机专业学生的特点,提出将VerilogHDL语言引入到数字逻辑电路教学中,并通过实例讲解阐述了使用VerilogHDL语言教学的优势。     

基于Verilog HDL的电梯系统设计

从状态机的角度,介绍了一种电梯控制器的Verilog HDL设计方法。将其嵌入到FPGA中,用于实现电梯的控制。着重介绍电梯的总体设计方案,详细描述其内部状态机的工作原理,并提供了电梯中主控制器与分控制器通信部分的Verilog源代码。给出了在Xilinx公司的ISE6.2+ModelSimXE5.6软件平台中进行EDA的综合结果与时序仿真,并遵循方向优先的原则提供3个楼层多用户的载客服务并指示电梯的运行情况。实际应用表明,该系统设计灵活,运行可靠,成本低廉,有一定的应用价值。     

用Verilog HDL语言设计分频器和32位计数器

介绍一种软件实现分频器和32位计数器的设计思路，即采用大规模可编程逻辑芯片，并运用Verilog HDL语言设计出一种分频器和32位计数器，具有集成度高，模块化，设计实现简单，易于修改调试的特点。     

C程序的Verilog HDL实现

随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL描述的具体方法。同时,详细介绍了有限状态机理论,分析了在利用有限状态机进行设计时应该遵循的准则,并给出了一个具体的转化实例和最终的仿真结果。从仿真结果可以看出此方法是可行的。     

用Verilog HDL实现I2C总线功能

简述了I2C总线的特点;介绍了开发FPGA时I2C总线模块的设计思路;给出并解释了用VerilogHDL实现部分I2C总线功能的程序,以及I2C总线主从模式下的仿真时序图。     

用Verilog HDL进行可综合RTL设计概述

Verilog HDL是一种很流行的硬件描述语言,不仅用于可综合RTL描述,包括组合逻辑描述和时序逻辑描述,还可用于层次化设计,广泛应用于集成电路设计领域.在使用过程中,为了约束RTL设计工程师的行为,还行成了RTL代码风格.     

基于Verilog HDL的AD7685采样控制器的设计

针对高速模/数转换器件采用单片机控制存在的问题,结合AD7685的工作原理,采用FPGA控制A/D转换器工作,利用Verilog HDL硬件描述语言采用自顶向下的开发模式设计了AD7685采样控制器,并调用FPGA内部逻辑资源搭建而成的FIFO做为缓存.文中介绍了如何生成FIFO宏模块及其调用方法,同时给出了部分程序代...     

硬件描述语言Verilog的建模技术

通过对Verilog语言的导次化建模,门级建模,数据流级建模,行为建模,开关级建模等各个抽象层次的研究,全面阐述了Verilog的建模方法,对于理解,使用和制订我国的Verilog语言标准会有所帮助。     

FPGA设计中由于延迟产生的冒险现象分析及消除

在使用FPGA器件设计组合逻辑电路时，由于连线和逻辑单元的延迟作用，使输出信号出现毛刺，产生冒险现象，影响逻辑电路的稳定性。本文基于Verilog HDL，对硬件描述语言设计的组合逻辑电路中冒险现象产生的原因进行分析，介绍了通过加入采样脉冲和加入D触发器消除冒险现象的方法。并给出了实例程序、仿真波形及综合后的电路结构图。     

基于Verilog HDL设计的多功能数字钟

本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过AlteraQuartusⅡ4.1和ModelSimSE6.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的数字钟显示中。     

基于Matlab的并行循环冗余校验Verilog代码自动生成方法

在水声信号探测数据的传输过程中,现场可编程门阵列（FPGA）通过传统串行方法对长数据帧进行循环冗余校验（CRC）时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低编程难度和缩短编程时间,设计了一种借助Matlab对任意长度数据帧自动编写并行CRC程序语句的方法。该计算方法基于矩阵法数学原理,借助Matlab完成所有数学推导计算过程,然后直接输出符合Verilog HDL语法规则的并行CRC校验程序语句。通过在Quartus Ⅱ 9.0中仿真,进一步在民用拖曳声呐阵列系统上进行数据传输实验,验证了Matlab自动编程方法的有效性：校验程序的自动编写输出能在几十秒内完成,同时生成的并行CRC校验程序能在满足数据传输速度要求的情况下正确地计算出系统中传输协议定义的长数据帧的校验码。     

一种应用FPGA完成图形及汉字显示的方法

近年来,随着嵌入式系统的迅猛发展,嵌入式技术的研究已经成为当今的一个热点话题,尤其在航天领域中,更是大量应用到嵌入式技术。伴随着载人航天事业的发展,提供一整套图形化的人机显示界面给仪表设备,可以更加方便宇航员的操作与监测。所介绍的是一种基于FPGA技术实现的显示支持系统的研究,二次开发者可以在此基础上进行用户界面的开发,从而可以大大提高开发的效率。     

基于RAM结构的CAM的VerilogHDL设计

该文介绍了以FPGA芯片中RAM结构为核心,使用VerilogHDL设计CAM的方案。该CAM的数据深度和宽度易于扩展,匹配查找速度快。     

PCI总线目标接口状态机的Verilog HDL实现

随着计算机技术的发展,PCI总线以其高性能、突发传输和即插即用的优点获得广泛应用,成为事实上的计算机标准总线。介绍了采用独热（one-hot）编码方式、用Verilog HDL语言实现了PCI目标接口的核心控制部分——目标接口状态机,给出了详细的状态转移图和仿真结果图,并进行了分析。同时结合其它支持模块,灵活地配置到CPLD中实现了PCI目标接口,较好地完成了PCI目标接口的数据传输控制功能。