基于子空间跟踪的空时多用户检测

采用改进的PASTd子空间跟踪算法实现信号子空间的自适应跟踪.提出一种基于改进的PASTd子空间跟踪的空时多用户检测算法,实现了在不增加任何结构和复杂度的情况下将方向向量随子空间跟踪算法一起求解.使用阵列天线充分利用了不同空间位置带来的空域特征,有效地提高了用户的抗多址干扰能力,成为扩展系统容量的有效途径.仿真实验验证了该算法的优越性.     

基于APA和子空间跟踪的盲自适应多用户检测器

盲自适应多用户检测器因其只需很少的信息以及良好的抗多址能力,在CDMA系统中占据着很重要的作用;针对目前盲自适应多用户检测器中算法复杂度高的缺点,提出了一种基于仿射投影和紧缩投影近似子空间跟踪的盲自适应多用户检测器,该算法可以在计算复杂度和检测性能之间取得很好的平衡;仿真结果表明算法在较低的复杂度下能够取得良好的收敛特性和跟踪特性,有着良好的抗多址能力。     

GAP图像预测算法在FPGA上的快速实现方法

Gradient Adjustcd Prediction(GAP)是一种有效的图像预测方法,该方法通过计算梯度预测当前像素值,特别适用于连续图像的无损压缩。梯度计算需要大量的求“差的绝对值”计算,对于硬件实现需要大量的计算时间,不同的梯度需要不同的程序分支,造成了程序多次跳转,不利于硬件汇编程序的实现。该文针对这两个问题,提出了使用FPGA实现GAP预测的快速方法。     

基于信号噪声子空间的降秩算法及FPGA实现*

研究了OFDM信道向量自相关矩阵奇异值分解的FPGA实现。为了获得更好的实时性,将复矩阵的奇异值分解转换为实矩阵的奇异值分解;根据实对称矩阵SVD的特点设计阵列结构,减少了所占用的资源。基于MATLAB仿真和Altera的软硬件开发平台对OFDM信道自相关矩阵奇异值分解的FPGA实现进行研究,仿真结果表明设计方案可以应用于OFDM信道估计系统中。     

基于浮点数的Cholesky分解FPGA实现

在阵列信号抗干扰算法中,常常需要求解协方差矩阵的逆矩阵。Cholesky分解利用了协方差矩阵的厄米特（Hermitian）正定的特性,大大简化了矩阵求逆运算的计算量。论文介绍了Cholesky分解数学原理,并提出了一种适合FPGA实现的结构。基于浮点数的算法实现相比传统的定点数,大大提高了结果的精度。由于Cholesky分解需要涉及浮点数的开方运算,论文引入了平方根倒数法来提高开方运算的速度。通过仿真与实测,选取了最优的资源与速度的实现方案。     

矢量阵信号子空间投影波束形成

针对常规波束形成无法充分发挥矢量阵抗干扰性能的问题,提出了基于信号子空间投影的波束形成方法.对声矢量阵接收信号进行三阶张量建模,利用高阶奇异值分解得到信号子空间,并将阵列流形矢量投影于其上,从而得到相应的空间谱计算方法.计算机仿真试验验证了该方法的有效性.     

基于非负特征值分解的极化SAR子空间分解滤波

极化SAR子空间分解滤波的优势在于能很好地保持极化信息,然而斑点噪声抑制效果与边缘、点目标信息的保持能力却有待提高。针对这一问题,提出了一种基于非负特征值分解(NNED)的极化SAR子空间分解滤波。对于每一个像素点,首先计算其参数向量协方差矩阵的特征值与特征向量,进而得到各个特征子空间;然后,以散射机制相似度最小化为标准,利用NNED选取分离信号子空间与噪声子空间的最优阈值;最后根据信号子空间得到滤波后的结果。实测极化SAR实验表明,相比于同类算法,所提出的算法能有效地抑制斑点噪声并且能很好地保持边缘、点目标信息。     

RSOTP子空间学习方法

为增强张量子空间学习的稳定性、可重现性,及其分类能力,提出了一种鲁棒的子空间学习方法--RSOTP.该方法以MFA为鉴别准则,采用稳定的初始化向量和交替形式的正交来去除了权重因子,从而使整个学 习过程不仅具有鲁棒性、可重现性,而且具有较强的分类能力,该方法在大小型人脸数据库上进行的实验均取得了较高的识别率.     

基于子空间约束的稳健匹配场定位

提出了一种新的基于拷贝场噪声子空间扰动约束的稳健匹配场定位方案。在每个搜索位置处,随机扰动环境参数以生成拷贝场协方差矩阵,通过特征值分解得到拷贝场信号子空间与拷贝场噪声子空间,用于约束的子空间由拷贝场噪声子空间张成。对实测数据协方差阵进行同样处理,但选择其最大特征值对应的特征向量作为真实的信号向量,与约束子空间形成定位模糊表面。使用仿真与实验数据验证了算法,结果表明算法同时具有高分辨与稳健的特性。     

基于空间向量分解的边界剥离密度聚类

作为聚类的重要组成部分, 边界点在引导聚类收敛和提升模式识别能力方面起着重要作用, 以BP (Border-peeling clustering)为最新代表的边界剥离聚类借助潜在边界信息来确保簇核心区域的空间隔离, 提高了簇骨架代表性并解决了边界隶属问题. 然而, 现有边界剥离聚类仍存在判别特征不完备、判别模式单一、嵌套迭代等约束. 为此, 提出了基于空间向量分解的边界剥离密度聚类(Density clustering based on the border-peeling using space vector decomposition, CBPVD), 以投影子空间和原始数据空间为基准, 从分布稀疏性(紧密性)和方向偏斜性(对称性)两个视角强化边界的细粒度特征, 进而通过主动边界剥离反向建立簇骨架并指导边界隶属. 与同类算法相比, 40个数据集(人工、UCI、视频图像)上的实验结果以及4个视角的理论分析表明了CBPVD在高维聚类和边界模式识别方面具有良好的综合表现.     

大矩阵QR分解的FPGA设计与实现

大规模QR分解在信号处理、图像处理、计算结构力学等领域有着广泛的应用。大规模矩阵QR分解主要在高性能并行机上进行运算,目前还没有基于FPGA平台的加速实现。本文在分析快速Givens Rotation QR分解算法特征的基础上,提出并实现了一种细粒度并行QR分解算法,并在Altera StratixⅡ FPGA平台上实现可扩展QR分解线性阵列处理器。相对于单处理单元,该阵列处理器可取得近似线性加速比,显示了良好的可扩展性。在100 MHz频率下的性能测试结果表明,相对于2.0GHz的Pentium双核通用微处理器,该阵列处理器可取得19倍的加速比。     

Serpent分组算法的FPGA快速实现

介绍了在FPGA上快速实现AES五个侯选算法中的Serpent算法,研究了优化方法,并比较了四种不同结构的性能。     

高效结构的多输入浮点乘法器在FPGA上的实现

传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。     

基于FPGA的高精度PWM发生器设计与实现

本文介绍了基于FPGA的高精度PWM发生器的设计方法和流程.本课题采用了自行设计的高速时序比较器,并对RTL级电路进行逻辑层优化和布局指导优化,最终实现了200MHz的时序收敛.整体设计通过了布局布线后仿真验证.本设计成功的应用到了一个电机控制器内部,实践表明本课题所提出的高精度PWM发生器设计方案是合理、有效的.     

一种高吞吐量MD5算法的FPGA实现

MD5数字摘要算法在网络安全的诸多方面都得到广泛的应用。由于其串行计算的特点,对MD5算法的加速并不像其它具有并行操作算法那样容易实现。提出了采用4级流水线的结构来提高MD5运算的吞吐量,可以提升至吉比特级。在设计中,参考了分布式存储模型的结构来实现低延迟、低资源消耗及更好的可扩展性。     

基于FPGA的高速实时FFT处理器设计

为满足机器人敏感皮肤实时信号处理的要求,系统采用FPGA来实现快速傅里叶变换(FFT)算法。本文在分析了基-2FFT算法的基础上,采用同步流水线结构,利用现场可编程门阵列(FPGA)完成256点16位复数点FFT。实验结果表明,使用FPGA实现FFT具有很好的实时性,能满足机器人敏感皮肤实时信号处理的要求。     

高性能IPv6转发引擎的FPGA实现

高速转发引擎是高性能IPv6路由器的关键技术,文章设计了一种IPv6高速转发引擎的硬件结构,编写了硬件结构的VerilogHDL模型,进行了仿真和逻辑综合,并成功用XILINX的FGPA对转发引擎进行了验证。测试结果表明,该文设计的转发引擎的结构正确,可以达到2.5G端口线速转发,满足了设计要求。     

高性能MCU的FPGA原型验证系统研究与平台实现

本文研究并实现了一种基于Cortex-A7核的高性能MCU在FPGA原型阶段的验证平台。该设计研究可以针对高性能MCU芯片或其FPGA原型验证阶段的软硬件验证环境快速搭建,通过交互式、软硬件协同的方式对MCU芯片各个模块功能进行实时、可靠的功能验证。高效的FPGA原型验证可以提高MCU研发速度、缩短验证时间、提高验证效率、及时发现芯片设计的缺陷、缩短芯片研发周期。     

16QAM解调器的FPGA实现

描述了一个用于微波传输设备的16QAM接收机解调芯片的FPGA实现,芯片集成了定时恢复、载波恢复和自适应盲判决反馈均衡器(DFE),采用恒模算法(CMA)作为均衡算法。芯片支持高达25M波特的符号速率,在一片EP1C12Q240C8(ALTERA)上实现,即将用于量产的微波传输设备中。     

SMS4加密算法的设计和高效实现

本文对SMS4算法各运算单元进行了分析和优化设计,并根据该加密算法的结构和特点提出了一种基于FPGA的硬件高效实现方案。与传统硬件实现方案相比,本设计大大减少了硬件资源的消耗,并充分保证了处理速度,因而非常适用于无线局域网的安全产品。