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针对目前不同芯片和设备之间接口电平标准不一样的问题,设计了一种多接口电平输出频率综合器。通过锁相环芯片产生1.6 GHz^3.2 GHz频段的信号,利用并行转串行芯片将锁相环产生的信号降频到FPGA能处理的频段,FPGA进行相应分频输出目标频率,最后通过电平转换电路调节信号的共差模电压实现目标电平输出。选择LVPECL、LVDS和+7 dBm 3种典型电平进行测试,测试结果表明,系统输出频率稳定,误差达到0.025%,转换电平的电压值误差最大为3.268 mV,满足系统设计要求。 相似文献
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针对目前不同芯片和设备之间接口电平标准不一样的问题,设计了一种多接口电平输出频率综合器,通过锁相环芯片产生1.6GHz~ 3.2GHz频段的信号,利用并行转串行芯片将锁相环产生的信号降频到FPGA能处理的频段,FPGA进行相应分频输出目标频率。最后通过电平转换电路调节信号的共差模电压实现目标电平输出,选择LVPECL、LVDS和+7dBm3种典型电平进行测试,测试结果表明,系统输出频率稳定,误差达到0.025%,转换电平的电压值误差最大为3.268mV,满足系统设计要求。 相似文献
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基于绝缘体硅(SOI)0.35μm工艺实现了一款满足IEEE 1596.3和ANSI/TIA/EIA-644工业标准的低压差分信号(LVDS)驱动器芯片。全芯片分为预驱动模块、输出驱动模块、共模反馈模块、使能模块和偏置模块。提出了一种具有低输入电容输出驱动模块电路结构,经仿真验证可有效降低LVDS预驱动模块30%的功耗,同时降低29%的信号延时。芯片利用共模反馈机制控制输出信号的共模电平范围,通过环路补偿保证共模反馈电路的环路稳定性。芯片使用3.3 V供电电压,经Spice仿真并流片测试,输出信号共模电平1.23 V,差分输出电压347 mV,在400 Mbit/s数据传输速率下单路动态功耗为22 mW。 相似文献
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在分析传统CMOS宽共模输入级结构基础上,设计了一种新型CMOS电路结构实现超宽共模输入范围(ICMR)的运算放大器。此设计通过提取输入共模电平与参考共模电平比较放大,反馈到输入信号端,使信号在放大前共模电平趋近参考共模电平,可扩大输入共模电平范围,并有利于OP core性能保持稳定。电路采用TSMC 0.13μm CMOS工艺进行设计,利用Cadence仿真,结果表明:在3.3 V电源电压下,输入共模范围为-1.5 V~4.8 V,开环增益为74 dB,单位增益带宽为11.4MHz,相位裕度为74°。 相似文献
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电子倍增CCD驱动电路设计 总被引:1,自引:1,他引:1
提供了一种针对电子倍增CCD(EMCCD)驱动电路的设计方案。通过FPGA编程产生符合EMCCD时序要求的信号波形,采用EL7457高速MOSFET驱动芯片对FPGA输出信号进行电平转换以满足EMCCD驱动电压要求,并由分立的推挽放大电路驱动高电压信号,输出电压20~50 V可调,像素读出频率达5 MHz。实验结果表明,该驱动电路能够使EMCCD正常工作输出有效信号。 相似文献
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在分析运算放大器一般输入级电路结构的基础上,文章设计出一种新颖的电路结构以实现运算放大器的超宽共模输入范围,摆脱了电源电压对信号共模电平范围的限制,解决了一般运放输入级中容易出现的输入管饱和问题。电路采用1.6μm的P衬N阱BiCMOS工艺制程,HSPICE仿真结果表明:电源电压为2.7V时,运算放大器的共模电平VCM输入范围为1V~7V,带宽为3MHz(相位裕度72.5),开环增益为62.5dB。 相似文献
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提出了一种应用于860~960 MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路.VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽的频率锁定范围.电路采用UMC 0.18 μm CMOS工艺实现,测试结果表明:VCO输出信号频率范围为1.283~2.557 GHz,预分频电路的频率锁定范围为66.35%,输出四相正交信号.芯片面积约为1 mm×1 mm,当PLL输出信号频率为895.5 MHz时,测得其相位噪声为-132.25 dBc/Hz@3 MHz,电源电压3.3 V时,电路消耗总电流为8 mA. 相似文献
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本文针对工作于3.1GHz到5GHz频段的IR-UWB收发器,设计了一种4GHz小数频率综合器。该频率综合器采用0.18μm混合&射频CMOS工艺实现,其输出频率范围为3.74GHz到4.44GHz。通过使用多比特量化的∑-△调制器,该频率综合器在参考频率为20MHz时的输出频率分辨率达到15Hz。测试结果表明,该频率综合器的正交信号输出幅度失配和相位误差分别低于0.1dB和0.8º。该频率综合器的输出相位噪声达到-116dBc/Hz@3MHz,频谱杂散低于-60dBc。在1.8V电源电压下,该频率综合器的核心电路功耗仅为38.2mW。 相似文献
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设计了一种GaN半桥驱动器高性能电平移位电路,一方面采用短脉冲控制的高速镜像噪声电流与噪声电流相互抵消的方法消除共模噪声,另一方面采用脉冲宽度调制(PWM)控制的正反馈互锁电路,该电路不含RC滤波,用来消除由于工艺偏差造成的差模噪声,以保证输出信号稳定。抗负压电路采用降压电平移位电路实时监测高侧电压浮动状态并反馈回自举充电回路,使充电时间避开负压时间。在0.18μm 85 V BCD工艺下完成设计,工作频率达到5 MHz,上升时间为4.1 ns,下降时间为3.8 ns,满足高频GaN栅驱动应用需求。 相似文献
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基于0.35μm BCD工艺,设计了一款面向宽输出电压范围Buck变换器的DCR电流采样电路。内含电平位移电路与浮动电压产生电路,可以在宽电压范围内正常工作,满足启动、短路保护、高占空比等多种工作条件下的电流采样。仿真结果显示,所提出的DCR电流采样电路应用于输出电压为2.5~24V、开关频率为100k Hz~1MHz的Buck变换器中时,DCR电流采样电路的增益为15.4d B,-3 d B带宽为9.35 MHz,输入电压范围为0~24 V,实现了精准稳定的电感电流采样功能。 相似文献
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红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18■m互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal, LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。 相似文献
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针对电容型数字隔离器在“高速”下的传输可靠性及电流消耗问题,基于台积电(TSMC) 180 nm BCD(BipolarCMOSDMOS)工艺设计了一种基于全差分数字隔离器结构的编解码电路.在发送机模块中,输入信号经过施密特触发器进行滤波,三级电流匮乏型环形振荡器产生载波信号.输入信号通过D触发器与载波信号实现时序同步,之后再与载波信号进行混频,混频信号经过驱动电路差分输出.在接收机模块前端设置了前置放大器对衰减后的混频信号进行放大,由NPN和PNP三极管构成的偏置钳位电路给前置放大器提供共模电压,在前置放大器之后连接电平转换模块.解码电路通过RC时间常数将信号频率转化为电压,通过与参考电压的对比,输出解码信号.过程验证测试(PVT)下仿真结果表明,在供电电压为3.3~5 V范围内,可实现25 Mbps最高传输速率,典型传输时延为11 ns.在1 Mbps及25 Mbps传输速率下动态功耗分别为2.1 mA和2.8 mA.在传输速率10 Mbps下输入由线性反馈移位寄存器(Linear Feedback Shift Register,LFSR)产生的随机码序列,均可准确实现编解码功能.... 相似文献