K波段低相位噪声频率综合器的设计与实现

采用双锁相环混频设计方案,设计了一种低相位噪声频率综合器,实现了单锁相环难以实现的低相位噪声指标。在系统理论分析的基础上,优化了电路布局,实际的电路尺寸为45.0 mm×30.0 mm×12.0 mm,实现了小型化K波段低相位噪声频率综合器。对频率综合器电路进行了测试,输出信号相位噪声为 -95 dBc/Hz @1 kHz和 -99 dBc/Hz @≥40 kHz,杂散为-72 dBc,完全满足设计指标的要求。     

C波段宽带低噪声频率源的研制

介绍了利用锁相环和混频技术,实现C波段低相噪跳频源的方案,该方案通过两个环路同时实现跳频及混频,步进36MHz,输出频率4428~5220MHz,具有低相位噪声,低杂散等特点。和以往锁相频率合成的不同之处在于:以往混频时采用主环信号4428~5220MHz作为混频器的RF端,而本方案为可以充分抑制辅环杂散,通过放大器将主环信号放大作为混频器的本振LO端。测试结果表明达到系统对项目的指标要求,该频率合成方案是可行的。     

基于YIG振荡器的宽带频率综合器设计

针对提出的频率综合器性能指标要求,对基于钇铁石榴石(YIG)振荡器的C波段频率综合器的设计方案进行了简要介绍。采用混频环的方式并选用低相噪的YIG振荡器,降低了分频比和相位噪声。建立了混频环的相位噪声模型,对相位噪声进行了分析和估算。介绍了关键器件YIG振荡器和辅助环锁相芯片HMC698LP5的应用,给出了实验测试结果并进行了分析。该设计已在工程实际中得到了应用和验证,对于其他频段的高性能频率综合器设计有一定借鉴作用。     

一种2.4-GHz全集成双环路频率综合器的设计

根据不同锁相环频率综合器架构各自的优缺点,选择了双环路锁相环结构以获得低相位噪声和快速锁定时间。采用0.18μm CMOS工艺设计了一款2.4 GHz全集成双环路锁相环频率综合器,由主锁相环和参考锁相环环路构成。采用MATLAB和SpectreRF对锁相环系统的相位噪声、锁定时间进行了仿真,得到主锁相环输出频率为在2.4 GHz时,相位噪声为-120 dBc/Hz@1 MHz,功耗为10 mW,电源电压为1.8 V。频率范围为2.4 GHz至2.5 GHz,RMS相位误差为1°,锁定时间为5μs。     

基于谐波混频技术的宽带频综的设计

基于谐波混频器的启发,结合一些相关文档资料的成果,提出了谐波混频的宽带频率合成方式.通过对谐波混频原理进行明确的分析,将谐波混频与频率合成进行了实践性的结合,给出了一种宽带小步进低相位噪声频率综合器的实现方案,并对综合器的相位噪声和杂散抑制指标进行了理论分析.试验证明,基于谐波混频技术的综合器具有优异的相位噪声和杂散抑制性能.对宽带低相位噪声频综的设计具有一定的借鉴意义.     

一种低相噪频率综合器设计

针对军事、工业、通信等许多领域对高精度、高分辨率、低相噪频率综合器的需求,分析了影响频率综合器相噪特性的主要因素,设计了一种窄带锁相环滤波器,用于两级小数分频锁相环级联组成的频率综合器之间进行降噪,使前级锁相环相噪特性对后级锁相环恶化相噪特性的影响得到很好的抑制,该窄带锁相环滤波器采用4个不同频率低相噪VCXO切换作为后级锁相环的鉴相频率,使频率综合器输出信号频率与整数边界的距离大于后级锁相环环路带宽且尽可能的远,有效抑制了频率综合器输出信号中整数边界杂散(IBS)功率,改善了频率综合器的相噪性能,对频率综合器输出622.08MHz(用于雷达)、1561.098MHz(用于北斗)信号的相位噪声分别为:-96dBc/Hz@100Hz,-105dBc/Hz@10kHz和-91dBc/Hz@100Hz,-100dBc/Hz@10kHz。     

高抗振X波段低相噪频率合成器

介绍了一个X波段频率合成器的设计,该频率合成器通过采用混频锁相环的方式实现,本振锁相环输出8 GHz的信号,作为混频器的本振信号,混频环最终输出信号为8.5~9.0 GHz,输出静态相位噪声为-93 dBc/Hz@1 kHz offset。此外,还研制了一种小型化的隔振器来降低振动对晶振的影响,对环路也采取了相应的减振措施,提高了该合成器在振动下的相位噪声,振动环境下相位噪声为-90 dBc/Hz@1 kHz offset。     

一种Ku波段低相噪宽带线性调频源的产生方法

釆用直接数字合成器(DDS)做参考基准,经锁相环(PLL)锁相跟踪,再与锁相介质振荡器(PDRO)上变频方法,实现Ku波段最大线性调频1Ghz,单边带相位噪声-98dBc/Hz/1KHz。该方法具有频率点设置、调频帶宽设置的灵活性,且宽带调频信号具有线性度高,相位噪声低优点。     

C波段宽带捷变频率综合器设计

本文介绍了一种C波段宽带捷变频率综合器的设计方法,采用直接数字频率合成器(DDS)实现频率捷变,采用倍频链路扩展输出带宽,通过与锁相环(PLL)合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法,并给出了达到的主要技术指标和测试结果。     

95GHz低相噪锁相源技术研究

基于毫米波锁相源相位噪声理论,明确指出采用低相位噪声的微波频率源可以有效改善毫米波锁相源相噪指标。利用低相位噪声的微波倍频源,结合谐波混频方式,设计出95GHz低相位噪声锁相频率源。测试结果表明,其相位噪声可以低至-90.44dBc/Hz@10kHz,验证了该设计方案的可行性。     

X波段低相噪频率综合器设计

介绍了一种X波段低相噪频率综合器的实现方法。采用混频环与模拟高次倍频相结合的技术,实现X波段跳频信号的产生。采用该技术实现的频率综合器杂散抑制可达-68 d Bc,相噪优于-99 d Bc/Hz@1 k Hz,-104 d Bc/Hz@10 k Hz,-106 d Bc/Hz@100 k Hz。重点论述了所采用的低相噪阶跃倍频的关键技术,详细分析了重要指标及其实现方法,实测结果证明采用该方法可实现给定指标下的X波段低相噪频率综合器。     

基于HBAR的X波段低相噪频率合成方法

基于高次谐波体声波谐振器(HBAR)的高Q值梳谱信号产生的特性提出了一种低相位噪声频率合成方法。该文根据HBAR的工作原理,采用HBAR与声表滤波器级联的方法共同构成低噪声振荡环路直接产生S波段信号,然后通过四倍频模块输出X波段频率信号。采用HBAR与声表滤波器串联的方式提高了带外频响抑制,输出的2.2GHz信号的相位噪声达-118.9dBc/Hz@1kHz,四倍频后得到的X波段信号8.8GHz的相噪达到-107.4dBc/Hz@1kHz。     

ZnO掺杂对PNN-PZT陶瓷结构及压电性能的影响

通过传统的固相烧结法制备了Pb(Ni_(1/3)Nb_(2/3))_(0.5)(ZraTib)_(0.5)O_3+x%ZnO(PNN-PZT+x%ZnO,质量分数x=0.2,0.4,0.6,0.8)压电陶瓷,该文研究了不同ZnO含量对PNN-PZT压电陶瓷的微观形貌、相结构及压电性能的影响。通过X线(XRD)表明,过量的ZnO加入使压电陶瓷出现焦绿石相;通过扫描电镜(SEM)分析表明,当x>0.4时,ZnO的加入由于烧结温度的降低,晶界不明显。实验表明,烧结温度为1 190℃保温2h,ZnO的掺杂量x=0.4时,压电材料的综合性能最好:介电常数εr=5 596,介电损耗tanδ=2.12%,压电常数d33=534pC/N,机械耦合系数kp=0.53。     

基于锁定时间分析的锁相环频率合成器

提出了一种新的针对采用二阶无源滤波器的锁相环频率合成器锁定时间的估算公式,并通过仿真软件及实测结果对该公式进行了验证。基于该估算公式,设计了一种具有快速锁定功能的锁相环频率合成器。实验结果表明该锁相环频率合成器锁定时间小于7μs,具有快速锁定的功能。同时该锁相环还具有良好的相位噪声性能,对于32GHz输出信号相位噪声为-72dBc/Hz@1kHz以及-90dBc/Hz@1MHz。     

低相噪硅雷达射频频率源的研究与设计

分析了频率源中各个模块的噪声传递函数,确定影响近端噪声的模块分别是鉴频鉴相器-电荷泵(PFD-CP)、分频器;在默认分频器相位噪声为-158dBc/Hz,通过matlab建模推断,需要PFD-CP模块在10kHz频偏处的输入噪声达到-143dBc/Hz,才能实现频率源输出信号在10kHz频偏处相位噪声-107dBc/Hz。采用0.18μmSiGe BiCMOS工艺,设计了整块芯片,着重优化了PFD-CP模块的输入噪声,经过spectre仿真,PFD-CP模块的输入噪声为-146dBc/Hz,经过实测,输出信号在10kHz频偏处相位噪声为-108dBc/Hz,达到设计预期。     

CPT铷原子钟锁相环频率合成器设计和分析

基于CPT(相干布局囚禁)87铷原子钟设计出输出频率为3417 MHz的锁相环频率合成器,通过ADIsimPLL仿真出最佳环路带宽,环路滤波器参数以及相位噪声等,并通过STM32对锁相环芯片进行控制。对频率合成器进行了测试,电路尺寸为40 mm×40 mm,输出信号功率范围为-4 dBm^+5 dBm可调,输出信号噪声满足要求-88.65 dBc/Hz@1 kHz,-92.31 dBc/Hz@10 kHz,-104.63 dBc/Hz@100 kHz,杂散和谐波得到抑制,设计的频率合成器能很好的应用于原子钟的射频信号源。     

宽带PCSF雷达信号频率合成器的设计与实现

基于脉内相位编码脉间频率步进（PCSF）雷达信号的特点,提出了利用复杂可编程逻辑器件、直接数字频率合成器（DDS）和锁相环倍频器产生任意PCSF雷达信号的方法,并实际构造了一个宽带、低噪声的S波段PCSF信号源。利用该方法可以实现对输出信号相位的精确控制,通过选择DDS输出信号的频率范围可以减少带内的杂散分量。测试结果表明：该频率源在320 MHz带宽内的无杂散动态范围为62 dBc,相位噪声为-110 dBc/Hz@1 kHz。     

Ka波段频率合成器设计

提出了一种Ka波段低杂散、捷变频频率合成器设计方案.该方案采用直接数字合成(DDS)+直接上变频的频率合成模式,DDS1产生360～600 MHz低杂散中频信号,DDS2产生波形信号.经过4次上变频、分段滤波、放大后,该方案实现了宽带、低杂散、捷变频频率合成器的设计,为系统提供本振信号、激励信号等.根据设计方案,制作了...     

一种基于偏移源的频率合成技术分析

针对一种基于偏移源的频率合成技术,建立了锁相环(PLL)线性模型,对相位噪声和杂散信号性能进行分析。从分析结果看,在锁相环反馈支路中使用一个偏移源将压控振荡器(VCO)输出信号下混频至一个较低的中频,从而将锁相环的环路分频比大大降低,使改善后的锁相环噪底达到-135 dBc/Hz。介绍了偏移源和主环的关键合成技术,结合工程应用设计的基于偏移源的C频段频率合成器,相位噪声偏离载波10 kHz处≤-99 dBc/Hz,偏离载波100 kHz处≤-116 dBc/Hz,杂散小于-70 dBc。