100万门的0.5μm CMOS门阵列

据报道，采用《层金属布线0．SPinCMOS技术，制成LCA500K的样品，门数达100万门阵列。电源电压十2．7。＋3．6V和2．0。＋2．6V。二种电源电压可互换。最高工作频率为200MHZ。触发器的频率为400MHZ。在输出输入样品中，有622MHZ工作的模拟ECL接口和200MHZ工作的GTL／NTL接口。封装采用BGA，TCP陶瓷PGA塑料QFPTQFPMQUAD（QFP的一种）。现可供这样一种功能，把用户设计的电路变换成易于测试的电路。门数2～3万门阵列的开发费为300万日元。100万门的0.5μm CMOS门阵列@一凡…     

0.5μm SOI CMOS工艺开发与器件建模

对0.5 μm SOI CMOS工艺进行了开发,得到一套完整良好的工艺流程参数.根据流片测试结果,进行SOI CMOS器件的建模;利用BSIMproPlus软件中的BSIMSOI MOS模型,根据MOS管宽长比进行器件分类和建模,得到模型参数.对于部分耗尽SOI器件的固有浮体效应和kink效应,采用体接触方法来缓解其负...     

0.5μm CMOS腐蚀工艺研究

本文主要介绍了0.5 μm CMOS 工艺中一些腐蚀模块的工艺。     

0.5μm SOI CMOS器件和电路

研究了 0 .5μm SOI CMOS器件和电路 ,开发出成套的 0 .5μm SOI CMOS工艺 .经过工艺投片 ,获得了性能良好的器件和电路 ,其中当工作电压为 3V时 ,0 .5μm 10 1级环振单级延迟为 42 ps.同时 ,对部分耗尽 SOI器件特性 ,如“浮体”效应、“kink”效应和反常亚阈值特性进行了讨论     

0.5μm SOI CMOS器件和电路

研究了0.5μm SOI CMOS器件和电路,开发出成套的0.5μm SOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路,其中当工作电压为3V时,0.5μm 101级环振单级延迟为42ps.同时,对部分耗尽SOI器件特性,如“浮体”效应、“kink”效应和反常亚阈值特性进行了讨论.     

用于0.5μm 门阵列的存储器宏单元构成方法

<正> 1 前言随着微细加工技术的进展,门阵列在高性能、高集成方面向前飞速发展着。最近发表了一些可搭载门规模为100K 门以上的大规模、全面敷设型门阵(SOG)。在此状况下,我们(NTT 电子技术设计部、NTTLSI 研究所)开发了面向通信用 LSI 的0.5μm250k 门 CMOS 门阵列。本文以高速、高集成度为特点的电路、设汁布局技术为中心,阐述大规模门阵列中必需的存储宏单     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

155Mbps速率级0.5μm CMOS限幅放大器

描述了用于SDH光纤通信STM-1速率级光接收机主放大器的155Mbps限幅放大器．该电路采用CSMC0.5μm CMOS工艺实现，供电电压为3．3V，功耗为198mW．核心电路包含6级级联的传统差分放大器，一个输出缓冲和一个直流失调补偿反馈环路．通过调整片外电阻Rset，小信号增益在44～74dB范围内可调．芯片封装后测试得到的输入动态范围为54dB（Rset=50Ω），单端输出摆幅为950mV，在高达400Mbps伪随机码输入时，所得眼图仍然令人满意。     

0.35/0.5μm CMOS光接收电路设计研究

对一种结构简单的互阻ＣＭＯＳ放大器的工作原理进行了分析,着重对其灵敏度、频率特性和动态范围等参数与电路结构参数之间的关系进行了模拟分析和设计研究。接收电路按０．３５／０．５μｍ规则设计,在采用０．８μｍ沟道长度的条件下,电路工作频率可达６００Ｍｂ／ｓ,允许最小输入光电流约为５μＡ,光电流噪声抑制能力可通过前两级放大器的宽长比来调节。     

0.5μm CMOS后段平坦化工艺优化

通过实验对采用SOG材料的0.5μm CMOS后段平坦化工艺进行优化。采用3因素2水平的实验设计,表明IMD1-1厚度、SOG(旋涂玻璃)厚度和etchback(反腐蚀)厚度是关键因素。将β定义为平坦化程度因子,在完全平坦化的情况下β=1;如果没有平坦化效果,则β=0。进行了两次实验发现如何提高平坦化因子。实验得到IMD1-1显著影响金属间的介质间距,它和SOG厚度强烈影响平坦化因子。最后采用DOE(实验设计)的方法优化了0.5μm CMOS的平坦化工艺,平坦化因子从70%提高到85%,平坦化均匀性同时得到改善。     

1．5μm全耗尽CMOS／SIMOX门阵列的研制

本文介绍了可用于高速、高性能抗辐照专用集成电路设计的１．５μｍ薄膜全耗尽ＣＭＯＳ／ＳＩＭＯＸ门阵列母版的研制．较为详细地讨论了ＣＭＯＳ／ＳＩＭＯＸ门阵列基本阵列单元、输入／输出单元、单元库的设计技术以及１．５μｍＣＭＯＳ／ＳＩＭＯＸ门阵列工艺开发过程．该门阵列在５Ｖ电源电压时的单级门延迟时间仅为４３０ｐｓ．     

1GHz 0.5μm CMOS低噪声放大器的设计

从低噪声放大器(LNA)的设计原理出发,提出并设计了一种工作于1GHz的实用LNA.电路采用共源-共栅的单端结构,用HSPICE软件对电路进行分析和优化.模拟过程中选用的器件采用TSMC 0.5μm CMOS工艺实现.模拟结果表明所设计的LNA功耗小于15mW,增益大于10dB,噪声系数为1.87dB,IIP3大于10dBm,输入反射小于-50dB.可用于1GHz频段无线接收机的前端.     

1GHz 0.5μm CMOS低噪声放大器的设计

从低噪声放大器(L NA)的设计原理出发,提出并设计了一种工作于1GHz的实用L NA.电路采用共源-共栅的单端结构,用HSPICE软件对电路进行分析和优化.模拟过程中选用的器件采用TSMC0 .5 μm CMOS工艺实现.模拟结果表明所设计的L NA功耗小于15 m W,增益大于10 d B,噪声系数为1.87d B,IIP3大于10 d Bm,输入反射小于- 5 0 d B.可用于1GHz频段无线接收机的前端     

基于0.5μm CMOS工艺的低压低功耗电流放大器

采用BSM30.5μm CMOS工艺,通过引入电流模式的缓冲级输入输出结构而设计了一种性能较高的CMOS电流反馈运算放大器.在1.5V的电源电压下,当偏置电流为1μA,负载电容为20pF时,对整个电路进行HSPICE仿真.结果表明,该电路结构达到了87dB的开环增益,23.8MHz的单位增益带宽,48°的相位裕度,139dB的共模抑制比,功耗仅为2.09mW.     

基于0.5μm CMOS工艺的PFM调制DC-DC升压电路设计

采用CSMC 0.5μm CMOS工艺设计了一种PFM调制DC-DC升压电路,重点分析了基准电压源、比较器、PFM控制电路和过流保护电路.仿真结果表明,该电路具有低电压启动、输出电压精度高、功耗低和过流保护功能等优点.基于0.5μm双层多晶硅三层金属双阱CMOS工艺的几何设计规则实现了其版图.     

Current mode ADC design in a 0.5-μm CMOS process

This paper presents a pipelined current mode analog to digital converter (ADC) designed in a 0.5-μm CMOS process. Adopting the global and local bias scheme, the number of interconnect signal lines is reduced numerously, and the ADC exhibits the advantages of scalability and portability. Without using linear capacitance,this ADC can be implemented in a standard digital CMOS process; thus, it is suitable for applications in the system on one chip (SoC) design as an analogue IP. Simulations show that the proposed current mode ADC can operate in a wide supply range from 3 to 7 V and a wide quantization range from ±64 to ±256μA. Adopting the histogram testing method, the ADC was tested in a 3.3 V supply voltage/±64μA quantization range and a 5 V supply voltage/±256μA quantization range, respectively. The results reveal that this ADC achieves a spurious free dynamic range of 61.46dB, DNL/INL are -0.005 to +0.027 LSB/-0.1 to +0.2 LSB, respectively, under a 5 V supply voltage with a digital error correction technique.     

Current mode ADC design in a 0.5-μm CMOS process

This paper presents a pipelined current mode analog to digital converter（ADC） designed in a 0.5-μm CMOS process.Adopting the global and local bias scheme,the number of interconnect signal lines is reduced numerously,and the ADC exhibits the advantages of scalability and portability.Without using linear capacitance,this ADC can be implemented in a standard digital CMOS process;thus,it is suitable for applications in the system on one chip（SoC） design as an analogue IP.Simulations show that the proposed current mode ADC can operate in a wide supply range from 3 to 7 V and a wide quantization range from ±64 to ±256 μA.Adopting the histogram testing method,the ADC was tested in a 3.3 V supply voltage/±64 μA quantization range and a 5 V supply voltage/±256 μA quantization range,respectively.The results reveal that this ADC achieves a spurious free dynamic range of 61.46 dB,DNL/INL are-0.005 to ＋0.027 LSB/-0.1 to ＋0.2 LSB,respectively,under a 5 V supply voltage with a digital error correction technique.     

NTT公司开发CMOS的0.2μm电路

日本电信电话（NTT）公司已研制成为实现下一代LSI的基本技术——一超细W］CMOS电路。在加工技术上，采用可替代紫外线的X线，现用0．ZPm的工艺水平，已使器件做到小型化，速度可提高3倍，电压降低1／2，可用一节干电池工作，能使存储LSI高集成化和微处理器小型化，可开发携带式的电子产品。制作方法：用5OR微细加工，开槽后布线，使用在柏中只附着Al布线材料的薄膜生长技术。另外，在衬底中埋入氧化硅绝缘膜，可减薄衬底厚度NTT公司开发CMOS的0.2μm电路@一凡     

Sub 0.5-V bulk-driven LTA in 0.18 μm CMOS

The paper deals with a new solution for an ultra-low-voltage loser take all (LTA) circuit, capable to operate from supply voltages ranging from 0.3 to 0.5 V. The proposed circuit exploit the idea of multiple voltage buffers with a common output. In order to obtain a compact and precise LTA, a new kind of an ultra-low-voltage buffer has been developed. Owing to the fact that for such a low supply voltage the available voltage swing is highly reduced, the impact of transistor mismatches and speed-accuracy-power tradeoffs have extensively been discussed in the paper. While implemented in a standard 0.18 μm CMOS process, the proposed LTA circuit in a two-input version consumes 3.0 μW from a 0.5 V supply and provides 10 μs crossover recovery time for a 1 pF load capacitance.