给定偏差约束下的时钟布线局部拓扑构造优化算法

提出一种时钟树布线算法,在给定偏差约束下,采用新的匹配策略考虑偏差约束进行局部拓扑优化,优先匹配延迟目标大的结点,将其置于时钟树拓扑结构底层;结合缓冲器的插入,抑制了蛇行线的产生．实验结果表明,对使用过时钟偏差调度算法优化后的电路,该算法可在时钟布线阶段有效地减少时钟线网中连线与缓冲器的总电容．     

基于有用时序偏差的时序优化方法

提出了一种利用有用时序偏差来提高电路性能的方法,利用时钟偏差规划算法在时钟树综合之前对时序偏差重新调整规划,以提高电路的性能.使用ISCAS89作为实验对象来验证算法并进行了分析.     

面向裕量优化的高效时钟偏差规划和延迟提取

为了减少时钟偏差规划所需的时间,提出一种准线性时间复杂度的时钟偏差规划方法.该方法以整数来描述延迟大小的时钟偏差规划算法,限制每次对时钟延迟调整的步进至少为1,降低了算法的时间复杂度;改变了传统的预先生成完整的时序图作为算法输入的流程,采用一种新的增量式延迟提取策略为时钟偏差规划算法提取关键边的权重,减少了生成时序图所需要的时间.实验结果表明,采用文中方法进行时钟偏差规划的效率很高,对包含数千触发器的基准测试电路,其运行时间仅为数十秒.     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

FPGA时钟分配网络设计技术

本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型.并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案.     

工艺参数变化下的基于统计时序分析的时钟偏差安排

针对工艺参数变化的情况,提出一种成品率驱动的时钟偏差安排算法.提出统计时序约束图的概念,利用统计时序分析的结果将时序电路转换为统计时序约束图;将寻找关键环问题转换为最小费用/时间比值环问题,并按比例分配关键环中的时钟偏差的安全余量.实验结果表明,该算法有助于提高集成电路的成品率.     

面向延迟和面积平衡的时钟网变线宽算法

在深亚微米下,变线宽技术是互连线优化的一种有效方法,针对时钟网布线,提出一种分布优化时延、面积和时钟偏差的变线宽算法,其中各阶段的优化是有机结合的,首先,提出一种基于敏感度的方法优化互连线树的延迟;而后在满足延迟约束的条件下,通过近似规划法使连线面积的增加最小;最后,为了确保时钟偏差小于给定的约束,进一步对时钟树枝宽度进行局部调整,实验表明,通过将基于敏感度的方法和较严格的数学规划方法结合起来可有     

FPGA芯片中边界扫描电路的设计实现

应用在FPGA芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG下载方式。FPGA芯片的规模越来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20倍左右。     

基于拟合偏差的时钟同步

该文提出采用拟合偏差方法进行时钟调整的策略,以有效克服网络延迟和抖动对时钟同步的影响。开发NTP时间同步客户端,实现多种时间戳数据的采集和存储。分析本地节点的时间信息和来自于参考时钟服务器的时间戳信息,并构造时钟偏差趋势方程。利用线性拟合方法建立时钟漂移率数学模型和利用该漂移率进行时钟的调整和稳定性分析。实验证明,该策略提高了客户端时钟同步的稳定性和安全性,能够更好地适应网络传输性能较差环境下的时钟同步。     

基于NTP的时钟调整策略分析

时钟同步是分布式系统中的经典问题.本文采用本地节点的时间信息和来自于参考时钟服务器的时间戳信息构造时钟偏差趋势方程,并利用线性拟合方法建立时钟漂移率数学模型.提出采用拟合偏差方法进行时钟调整的策略,以有效克服网络延迟和抖动对时钟同步的影响.实验证明该策略不仅有效减少了本地节点的非必须时钟调整次数,提高了客户端时钟同步的稳定性,并且对网络传输性能较差环境下的时钟同步有更好的适应性.     

基于频率校正的触发型传感器网络同步算法

通过对现有时钟同步算法的分析,为消除触发型同步算法中时钟频率偏差对同步误差的影响,提出一种基于频率校正的触发型传感器网络同步算法。该算法中基站监测事件发生时,相关传感器节点通过线性回归计算时钟晶振频率偏差,通过同步信令的交互,估算往返时延和时间差值。仿真结果表明,该算法能达到良好的同步精度。     

Reliable buffered clock tree routing algorithm with process variation tolerance

1 Introduction The clock distribution network design is a very challenging task, because the per-formance and functionality of the whole synchronous system directly depend upon the clock signals. Clock skew is manifested by a lead/lag relationship between the clock signals. Conventional clock designs always demand a zero clock skew system, since they think that clock skew may limit the maximum operation frequency. Exact zero skew was first accomplished in ref. [1], and then DME (Deferred-Mer…     

一种由反相器构成的全定制时钟树

本文介绍了一种由反相器构成的全定制时钟树,采用clockmesh+H_tree 结构;通过virtuoso 画出来的版图对称 性更好,然后提取lef和lib 导入设计中。设计的时钟树具有时钟延时低、低skew等优点。     

A single layer zero skew clock routing in X architecture

With its advantages in wirelength reduction and routing flexibility compared with conventional Manhattan routing, X architecture has been proposed and applied to modern IC design. As a critical part in high-performance integrated circuits, clock network design meets great challenges due to feature size decrease and clock frequency increase. In order to eliminate the delay and attenuation of clock signal introduced by the vias, and to make it more tolerant to process variations, in this paper, we propose an algorithm of a single layer zero skew clock routing in X architecture (called Planar-CRX). Our Planar-CRX method integrates the extended deferred-merge embedding algorithm (DME-X, which extends the DME algorithm to X architecture) with modified Ohtsuki’s line-search algorithm to minimize the total wirelength and the bends. Compared with planar clock routing in the Manhattan plane, our method achieves a reduction of 6.81% in total wirelength on average and gets the resultant clock tree with fewer bends. Experimental results also indicate that our solution can be comparable with previous non-planar zero skew clock routing algorithm. Supported in part by the National Natural Science Foundation of China (Grant No. 60876026), and the Specialized Research Fund for the Doctoral Program of Higher Education (Crant No. 200800030026)     

高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

一种有效的多时钟网络时钟树综合方案

时钟树综合在芯片设计后端物理设计过程中,对于保证数字集成电路的时序是非常重要的。针对设计中存在的分频时钟,在时钟树综合时,将源时钟和分频时钟放在同一个时钟树中,把分频时钟的时钟网络作为源时钟的子树,很好地解决了分频时钟和源时钟之间的时钟偏移,满足了同步时序要求。该方法用于实际设计项目中,取得了非常好的效果。