基于SV语言的DBA芯片的验证

随着芯片规模和设计复杂度的增加,传统的模拟验证方法学已经成为整个验证的瓶颈。为了解决这一瓶颈问题,验证方法学从模拟验证逐步演变成形式验证,先后经过了模拟晶体管模型仿真、门级仿真以及采用点线功能模型（BFM）的事务级仿真三个阶段。SV验证方法学是在模拟验证的基础上增加了形式验证的方法;它采用以覆盖率为导向的技术、受约束的随机技术和基于断言的技术来构建全面的验证环境。以覆盖率为导向可使验证迅速达到验证的出口条件,采用随机测试用例为主代替传统的直接测试为主可使验证迅速收敛,而通过在设计中插入断言可精确验证设计的内部时序问题。实践结果表明,采用这种验证方法极大的提高了验证的效率,缩短了验证周期。     

下一代芯片设计与验证语言：SystemVerilog（验证篇）

System Verilog是下一代芯片设计和验证语言,于2005年12月被标准化为IEEE P1800-2005。本文介绍System Verilog发展的过程及其对验证建模的支持,重点讨论其在功能验证方面的重要应用及使用技巧。     

搭建基于E语言参考模型的验证平台

随着设计规模的不断扩大,传统的验证方法已经难以驾奴.本文通过与传统验证结构的比较,提出了一种以E语言构建参照模型,借助SPECMAN搭建验证平台的方法.本平台已在大规模传输通信芯片上成功使用,结果达到我们预期的目标:随机产生激励;自动检测;验证平台的可重用性.     

基于SV语言的UART模块功能验证

随着半导体工艺的发展,SoC芯片的规模和复杂度日益增大,传统的验证方法已经不能满足要求.本文介绍了基于SystemVerilog验证语言的形式化验证和VMM验证这两种功能验证的方法,并且结合使用这两种方法对一个UART接口模块进行了验证,在保证验证完备性的基础上,有效地提高了功能验证的效率.     

属性说明语言在基于断言的硬件验证中的应用

EDA界的标准化组织Accellera最近确定IBM的sugar语言为标准的属性说明语言,可以用于基于断言验证技术的设计属性说明.文章首先介绍了基于断言验证的基本概念和属性说明语言PSL的用途和属性定义.然后给出了用PSL实现基于断言的硬件验证方法.用一个实例说明了怎样用PSL语言实现基于断言的验证.     

IP核设计——中国集成电路产业发展的突破口

随着集成电路设计水平和工艺技术的提高，集成电路规模越来越大，芯片设计规模和设计复杂度也急剧提高，工艺流程呈现专业化，EDA设计逐步发展和完善。到了九十年代出现了SoC芯片（系统级芯片），即可以在一个芯片上包括了CPU、DSP、逻辑电路、模拟电路、射频电路、存储器和其它电路模块以及嵌入软件等，并相互连接构成完整的系统。由于系统设计日益复杂，设计业出现了专门从事开发各种实现不同功能的IP核的专业公司，     

System C:一种软/硬件协同设计语言

集成电路制造技术的迅速发展,已经可以把一个完整的电子系统集成到一个芯片上,即所谓的系统芯片（SOC：System on Chip)。在系统芯片中一般包含有嵌入式微处理器（或信号处理器）,总线,存储器,输入／输出口,专用集成电路（ASCC）等硬件,还包含有控制微处理器（或信号处理器）工作的软件。传统的设计方法是将硬件和软件分开来设计的,在硬件设计完成并生产出样片后才能调试软件。本文在介绍了传统设计方法后,指出了这种设计方法存在缺陷,介绍了目前国外在硬／软件协同设计方面正在进行的各种研究工作。本文最后着重介绍了一种软／硬件协同设计语言System C,利用SystemC可望解决系统芯片设计中软／硬件协同设计的问题。     

一种基于E语言的芯片验证平台优化方法

针对传统基于E语言的ASIC芯片验证环境的仿真低效率,本文提出了一种优化手段,即在E语言实现的验证环境里只做数据相关处理,时序的处理采用verilog实现,以减少软件Specman Elite与verilog仿真器的通信次数.最后以SDH处理芯片的验证为例进行实验对比,结果证明了此种实现方式的可行性,并且测试用例的仿真时间在原基础上能缩短50%～70%,对降低芯片的整个设计周期具有显著意义.     

用属性说明语言验证硬件电路

过去对系统的设计要求说明都是采用自然语言,这种说明形式是比较含糊的,并且缺乏标准的机器可执行代码而无法进行验证.然而属性说明语言是一种易于读写、语法精简、语义严格清晰、表达能力强大、机器可执行的硬件设计属性说明语言.本文首先介绍了属性说明语言的属性定义,然后说明了用属性说明语言实现硬件电路验证的方法.通过实践证明,用属性说明语言验证硬件电路是非常有效的验证方法.     

基于e语言的验证自动化系统

本文介绍了目前国外芯片设计公司最流行的验证技术-基于e语言的自动验证系统。通过e语言可以方便地建立验证环境,随机产生基于约束的激励,完成功能覆盖率验证,大大提高验证的效率。     

CoCentric系统设计、仿真与实现

集成电路已经发展到了SoC(System on Chip)时代，在系统设计领域就需要有相应的EDA工具的支持。CoCentric就是由Synopsys公司推出的SoC系统设计的EDA工具。CoCentric系统设计流程是由综合和验证这两个并行的流程组成的。综合着重实现从系统设计到最后硬件语言描述实现的过程；而验证则通过系统仿真来保证在综合过程中，系统的功能保持一致。文末还详细介绍了一个用CoCentric设计的SoC信息安全芯片的系统设计，并讨论了如何在这一系统中进行软硬件的划分。     

一种数模混合SoC的系统级后仿真验证平台

针对传统大规模数模混合SoC后仿真验证过慢的问题,提出了一种数模混合SoC系统级后仿真验证平台。该平台充分利用主流EDA工具,在传统Verilog-cdl后仿真验证平台的基础上,将原本网表中耗时长的模块用Verilog模型替换,使用Verilog-cdl-Verilog仿真方法,明显加快了仿真速度。从验证环境搭建、系统脚本设计、仿真接口设计三个方面详述了仿真平台的设计流程,并通过指令集功能的仿真实现,证明了平台的可行性和可靠性。该验证平台有助于缩短大规模数模混合SoC的开发周期。     

基于FPGA的无线传感器网络SoC验证平台设计

基于FPGA的验证平台是SoC有效的验证途径,在流片前建立一个基于FPGA的高性价比的原型验证系统已成为SoC验证的重要方法。针对8位无线传感器网络SoC的设计要求,提出了一种高度集成化的FPGA功能验证平台。描述了以FPGA为核心的SoC验证系统的设计实现过程,并对SoC设计中的FPGA验证问题进行了分析和讨论。该验证平台结构简单,扩展灵活,提高了功能验证的效率和自动程度,缩短了开发周期,保证了SOC设计的可靠性。     

SoC中多层AHB总线的断言验证应用

随着SoC设计复杂程度的不断提高,芯片的功能验证面临的挑战越来越大。断言作为一种描述属性的方法,可以快速地验证设计代码是否满足系统要求。基于断言的验证方法学近年来发展极为迅速,应用也越来越广泛。在基于Multi-layer AHB总线架构上的SoC系统验证过程中,采用System Verilog Assertion验证方法,证明SVA是SoC设计过程中功能验证的一种有效的验证方法。     

基于FPGA的SoC原型验证的设计与实现

在SoC开发过程中,基于FPGA的原型验证是一种有效的验证方法,它不仅能加快SoC的开发,降低SoC应用系统的开发成本,而且提高了流片的成功率.文章主要描述了基于FPGA的SoC原型验证的设计与实现,针对FPGA基验证中存在的问题进行了分析并提出了解决方案.     

基于总线功能模型的SoC仿真加速技术

SoC是IC设计的发展趋势,而随着SoC的日趋复杂,对系统仿真带来了越来越艰巨的挑战,基于EDA厂商提供的传统仿真环境已经不能充分满足SoC的开发需求,针对此问题提出了基于总线功能模型的仿真加速策略,测试结果表明,提出的技术策略可获得45%的仿真性能提升。     

通用型I2C总线的IP设计与验证

集成电路设计已经步入SoC时代,而IP设计和IP复用技术是SoC设计的重要支持。本文以通用型I2C总线为例,介绍了典型的数字IP的设计与功能验证实现。这里采用HDL-Verilog语言进行自顶向下的设计,通过搭建验证平台、提取功能验证点完成软核的功能验证,并且运用Perl开发了脚本程序以提高验证效率。     

ECO技术在SoC芯片设计中的应用

在现阶段的SoC芯片设计中,有一半以上的芯片设计由于验证问题需要重新修改,这其中包括功能、时序以及串扰等问题。芯片设计的整个流程都要进行验证工作,工程改变命令（ECO,EngineeringChangeOrder）用于解决芯片设计后期发现的部分问题。本文重点分析了华大九天EDA工具TimingExplorer在解决时序以及串扰等问题上的部分ECO应用。     

基于8位CPU核的混合信号SoC验证技术

教模混合系统芯片（SoC）验证技术是SoC设计中的一个难点。文中基于8051核总线构建一个8位SoC设计验证平台,利用NC-SIM的数字仿真环境和Hsim的模拟仿真环境相结合的方式,对整个混合电路进行验证。该验证环境是建立在IP复用规范的基础上,具有很强的可移植性。同时该环境使用的激励文件和IP可以被一起设计复用,因此在仿真精度和仿真速度都能够得到保障的前提下,可以大大减轻电路混合验证的工作量。通过该混合验证环境,成功设计一个8位SoC芯片,功能和性能指标都达到用户要求。     

降低系统芯片中跨时钟域设计和验证复杂度的方法

在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大.为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组.实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销.