一种基于电荷泵锁相环的时钟调节电路设计

设计了一种基于电荷泵锁相环(PLL)的独特时钟调节电路,可调节时钟频率和延时,可纠正时钟偏斜,能够输出不同相位(0°,90°,180°,270°)锁定且低抖动的各种频率信号,锁相环可外部动态配置。该电路可应用于FPGA系统集成电路的时钟发生源电路中,能够提供非常灵活的时钟调节功能。仿真结果表明,该电路满足设计需求。     

一种高性能时钟晶体振荡器电路设计

设计了一种用于时钟芯片的Pierce晶体振荡器,通过对传统结构的改进,增加了振幅控制结构和输出频率校准电路,提高了输出频率、振幅的稳定性和输出频率的精度,降低了功耗。同时对电路的工作原理进行了理论分析,电路采用CSMC 0.5 μm-5 V CMOS工艺实现,通过仿真结果验证,显示该设计达到了技术指标要求。     

万兆以太网时钟产生电路设计

给出了基于 0 .2 um Ga As PHEMT工艺的 10 GHz单片频率综合器的系统模型、电路结构、性能分析、版图设计以及仿真结果 ,并简单介绍了工艺特点。整个芯片由压控振荡器、分频器、鉴相器以及低通滤波器组成。在 ADS软件下的仿真结果表明 :芯片采用 3 .3 V单电源供电 ,总功耗为 40 0 m W,输出功率为 -15 d Bm,工作频率 9.5 GHz～ 11.0 GHz,相位噪声 -95 d Bc/Hz@1MHz,输出信号的峰峰值抖动约为 2 ps。整个芯片面积为 1.2 5× 1.3 5 mm2 ,适合作为万兆以太网的时钟产生电路     

用于时钟恢复电路的低抖动可变延迟线锁相环电路

文中给出了一个基于压控可变延迟线的电荷泵锁相环电路的设计,用于时钟恢复电路中采样时钟沿的定位,它的工作不受环境和工艺的影响,保证了采集数据的准确性。应用于延迟线中的改进的延迟单元有效地减小了相位抖动,环路滤波电路的设计避免了电荷重新分配引入的影响。电路采用0.35umTSMC的MOS工艺,在3.3V的低电压下工作,模拟得到在最坏情况下,单个延迟模块的相位抖动为20ps,输出静态相位误差仅45ps。     

一种高速时钟电路的设计

本文基于DDS和PLL结合的频率合成方案，利用DDS芯片AD9852和集成锁相环SY89421，论述了一种输出频率为0.1Hz—200MHz的高速时钟电路的设计，就时钟电路硬件设计实现原理和软件编程进行了详细论述。     

一种用于时钟数据恢复的宽带锁相环设计

锁相环广泛应用于电信、光收发器、数据存储局域网以及无线产品中,本文提出了一种新颖的应用于时钟数据恢复的锁相环设计,包括鉴频鉴相器、电荷泵、环路滤波器、换挡电路、压控振荡器以及环路状态检测电路的设计,该结构能够很好的应用于输入数据流变化范围极宽（20Mbps-2.5Gbps）的时钟数据恢复系统。设计采用了一种单供电电压的0.18um CMOS工艺,并给出Cadence环境下仿真结果。     

如何选择合适的锁相环时钟源

基于锁相环(PLL)的时钟源为许多电信和数据通信系统以及微机母板提供时钟信号。它们同样应用于其它电子系统中。 可供使用的基于锁相环的时钟源很多,大部分可划分为几个类别,如零延时缓冲器、频率合成器,以及集成时     

一种应用于非接触智能卡锁相环连续时钟电路

本文针对13.56MHz非接触智能卡芯片(符合ISO/IEC14443 type A协议标准)特殊应用,实现一种基于锁相环结构的连续时钟电路。电路在载波存在或丢失情况下,均能提供稳定准确的时钟频率,连续时钟电路输出13.56MHz时钟,功耗60μA,面积为165X150μm2。芯片经过SMIC 0.18μm eFlash工艺流片验证,测试表明在协议规定的1.5A/m-7.5A/m场强范围,各种交互波形情况下,芯片均工作正常。     

一种用于光通信的新型时钟提取电路设计

提出了一种采用数据转换跟踪环的时钟提取电路设计方法,介绍了这种新环路的设计结构及工作原理,并对环路性能进行了理论分析和仿真.分析和仿真表明,该电路具有很好的跟踪性能,信噪比较低时可以保持锁定状态,有突发相位抖动出现时可快速进入锁定.可以用于光纤通信系统中.     

采用反馈时钟检测的锁相环校准电路设计

采用反馈时钟进行频率检测,设计了一种应用于高频、低抖动频率综合器中的锁相环校准电路。相较于采用参考时钟计数的传统频率校准方法,该方法提高了频率校准精度。配合幅度校准电路交替进行压控振荡器幅度校准和频率校准,可以选取最优幅度和频率控制字,有效提高系统输出时钟抖动性能。高精度频率检测电路和幅度检测电路的电源电压为3.3 V,压控振荡器调谐频率范围为2.7～3.1 GHz,压控增益范围为10～15 MHz/V,初始频率和幅度控制字及最大输出幅度限制可配置。     

一种基于锁相环梳状谱发生器的设计

针对传统模拟梳状谱发生器难以实现高平坦度、窄间距、灵活操控的缺陷,文中提出了一种基于锁相环机理实现梳状信号的新方式。该方法利用锁相环反馈回路的N分频器对压控振荡器输出的高频信号进行分频以得到脉冲宽度窄的脉冲信号,然后再令其通过滤波器得到满足目标带宽的高平坦度梳状谱信号。通过对分频器进行灵活编程控制可以得到不同间距的谱线,且不需要修改硬件电路设计。实验结果表明,这种基于锁相环机理及的梳状谱发生器所产生的谱线具备信号带宽大、幅度一致性高、间距可调、小型化、低功耗等优点。     

一种低功耗时钟源IP的设计

基于SMIC 40 nm CMOS工艺,采用锁相环(PLL)设计了一种低功耗时钟源IP。提出的环路参数校准技术保证PLL在整个输出频率范围内稳定。采用电容倍乘技术减小环路滤波器占用的面积。采用可编程输出分频器拓宽了输出频率范围。后仿结果显示,该时钟源在0.125~3 GHz范围内可调,步长为0.125~1 MHz。环路参数校准后,PLL的带宽稳定在80 kHz,相位裕度稳定在48°。电路的供电电压为1.1 V,功耗小于3 mW,核心面积为0.096 mm²。     

基于锁相跟踪技术的宽带线性调频产生方法研究

为满足脉冲压缩体制高分辨率雷达对宽带线性调频信号的需求,解决基于数模转换、压控振荡器、变频(或倍频)等传统技术产生方法带来的带宽有限、线性度差、新调制信号产生(杂散恶化)等问题,提出了一种新型的宽带线性调频信号的产生方法,并通过电路设计和实现验证了该调频源的性能指标。应用该方法研制的宽带线性调频源工作在C 波段,频率带宽优于2. 5 GHz,相对带宽优于46. 3%,调频源获得了8. 8×10-4 良好的频率线性度,同时该调频源具有小型化和低功耗特点。     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

基于DSN-3500A-119+的雷达锁相环设计

针对雷达频率源对频点保密、体积小、成本低、快速可靠等需求,提出了一种雷达频综器的快速简单实现方法,采用集成锁相环芯片DSN-3500A-119+作为本振,使用单片机AT89C2051对频率合成器进行控制,用C语言进行编程,试验测量表明,该设计达到了预期的效果。     

IC测试系统精密定时器的新结构

讨论了一种适合于VLSI的精密定时子系统的新结构.该结构将定时计数器分为高速和低速两部分,低速部分采用存储器代替分散的寄存器,既有利于集成,又降低了系统的成本.同时,新的精密定时子系统还解决了定时中不完整周期的问题.     

高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

C波段锁相环式本振源设计

锁相环广泛应用于时钟系统设计,分析了锁相环式本振系统各组成部分的性能及参数.根据锁相倍频原理和环路滤波器传递函数,分析了环路参数的选择,计算了各个参数,并通过实例给出了一种C波段固定频率本振源的系统设计方案,且应用集成芯片成功实现了5.12 GHz固定点频本振源,达到了较为理想的性能.     

一种低相位噪声采样时钟源的设计

分析了锁相环频率合成器与数字直接频率合成器的原理,阐述了二者性能的优劣。并在此基础上设计了一款低相位噪声的采样时钟源。该频率源结合锁相环和直接数字频率合成器的优势,在75 MHz时相位噪声可达-119 dBc@1 kHz、-116 dBc@100 kHz。     

显示控制CMOS锁相环频率合成器设计

从工程的角度出发,设计了一个应用于显示控制芯片的新颖实用的CMOS锁相环频率合成器.详细论述了系统设计的关键问题,研究了电荷泵充放电电流匹配、精度和输出电压等工程设计问题,并对环路滤波器的计算和仿真以及压控振荡器的噪声性能进行了研究.采用1st Si 0.25μm的CMOS混合信号工艺对整个电路系统进行了带版图寄生的后仿真,仿真结果表明锁相环频率合成器设计的正确性.