一种混合结构高速LDPC编码器的FPGA实现

分析了准循环低密度奇偶校验码生成矩阵的结构特点,讨论了硬件可实现的三种常见编码器结构,提出了一种混合结构的FPGA实现方法。通过利用循环矩阵的结构特性,增加少量硬件开销,就可以实现编码器高速编码,满足高速通信需求,吞吐量达1.36Gb/s。     

DVB-S2中LDPC码编码器的FPGA设计与实现

介绍了一种用FPGA实现DVB—S2中LDPC码编码器的设计方法。设计采用RAM组和FIFO组配合使用操作的方法，有效地解决了枝验矩阵的存储和校验位的生成等难点问题，使得LDPC码的编码得以完成。用Verilog语言实现了DVB—S2的编码器，得到的FPGA综合报告表明，在占用硬件资源不大的条件下，编码器符合DVB—S2标准的要求，能够被标准所运用。     

10 Gbps LDPC编码器的FPGA设计

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。     

基于改进LU分解的CMMB标准中LDPC编码器设计

根据CMMB标准中LDPC码校验矩阵的固有特点,设计了一种基于改进LU分解的高性能编码器,并在Altera公司的EP3C120FPGA上实现了该方案。该编码方案充分合理地利用了校验矩阵的循环特性,节约了大量存储器资源。实验结果表明,该编码器具有存储器消耗少、成本低等优点。     

CCSDS标准Turbo码编码器的FPGA设计与实现

Turbo码因其具有优异的编译码性能而成为国际空间数据咨询委员会(CCSDS)建议的卫星通信和深空通信编码标准。针对CCSDS标准Turbo码结构,设计了支持多码率、多帧长的优化编码器FPGA实现结构并在Altera StratixⅢ系列FPGA芯片上进行了验证,在资源占用很小的情况下达到了100 MHz以上的处理速率,该编码器已应用于某卫星上实现10 Mbit/s以上速率的数据编码。     

基于 Q -矩阵的LDPC码编码器设计

本文给出 Q 矩阵的定义,在此基础上提出由 Q 矩阵构造的LDPC码新码族;研究 Q 矩阵的性质,根据 Q 矩阵的性质和变化形式,提出一种构造稀疏奇偶校验矩阵 H 的算法,同时给出一种基于 Q 矩阵的LDPC码编码器设计算法.模拟仿真表明,采用和积迭代解码算法,在0.5码率,6144码长,10^-5以下误码率时, Q 矩阵LDPC码目前的最好性能达到离香农限1.5dB.本文还研究了快速搜索 Q 矩阵的算法.如果对 Q 矩阵采用离线搜索,在线存储 Q 矢量的方式,可使构造 H 矩阵的计算复杂度为零,编码器算法复杂度与编码长度N成线性关系. Q 矩阵LDPC码不同于现有其它结构LDPC码的独特之处在于,对码长和码率参数的设计具有高度灵活性,使其能与现有标准兼容.     

一种LDPC码的构造及其编码器的FPGA实现

本文研究了一种构造奇偶校验矩阵H的新方法,通过这种方法构造的H不含有短长度的圈。本文同时提出了一种相对高效的LDPC码的编码方法,这种基于循环移位矩阵的准循环LDPC码的设计方法既有较好的性能又有实际应用中可接受的编码复杂度。整个设计使用Verilog语言描述,并在Altera公司的Stratix器件上实现验证。     

DTMB标准实时LDPC编码器设计

在中国数字电视广播地面传输标准(DTMB)中,使用了非规则准循环LDPC码(QC-LDPC)作为前向纠错编码的核心部分。针对该LDPC码生成矩阵的子块特点,设计了一种基于线性反馈移位寄存器结构的LDPC编码器,在45MHz的工作频率下即可实现DTMB中3种不同码率下的LDPC实时编码,整个设计在Altera公司的EP2S15器件上完成了布局布线,与同类设计方案相比较,减少了约20%的逻辑资源,适合于低复杂度DTMB标准发射机开发。     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

基于FPGA的可重构测速模块设计

光电编码器以其高精度和高可靠性而被广泛用于各种位移、角度测量的场合。已经有很多测量的方法出现。提出一种嵌入式系统可重构系统设计的方法，把光电编码器测速检测作为模块嵌入系统中。并且基于这种方法设计了一个控制系统，充分利用了FPGA的高速可重构特性。最后给出了一些FPGA的仿真结果验证。     

基于FPGA的DVB-S2通用LDPC编码器设计与实现

研究了一种用FPGA实现DVB-S2标准的LDPC码高速通用编码器的设计方法.设计采用流水线技术和全并行结构相结合的方法,提高了编码效率.FPGA仿真结果和综合报告表明,设计的LDPC码编码器具有通用性,能够针对DVB-S2中两种码长、11种码率的LDPC码进行编码,且时钟频率达到了114 MHz,适用于DVB-S2标准.     

LU分解法的LDPC码编码器的FPGA实现

针对校验矩阵不具备准循环结构的1类低密度奇偶校验(low density parity check,LDPC)码,采用改进的LU分解法,设计了1种低复杂度的LDPC码编码器。通过运用流水线技术与乒乓缓存技术,显著降低了存储资源的消耗,提升了吞吐率。同时,该编码器适用于所有校验矩阵能进行LU分解的LDPC码,具有良好的应用价值。     

基于DVB-S2的通用LDPC编码器的FPGA设计

针对DVB-S2标准中的LDPC码编码器,提出了一种基于FPGA的通用LDPC编码器设计,该编码器具有多码率通用的特点,并且利用IPCORE构造出多个ROM和RAM,实现了在同一信息位输入时所有与之关联校验位的并行处理,提高了编码速度.经试验测试表明,编码器能够稳定工作,处理速率约为63.371 Mbit/s,满足DVB-S2中不同码率下LDPC编码器的需求.     

一种高速LDPC编译码器的设计与实现

分析了基于欧氏几何的LDPC码校验矩阵、生成矩阵的设计方法,讨论了硬件可实现的并行编码器、解码器应具有的结构特点。采用此方法设计了一个长度8176bit、码率3/4的LDPC码。该码字的编码矩阵、解码矩阵都为准循环矩阵,因此非常易于FPGA或ASIC实现,对RAM容量和逻辑单元数量的需求很小,理论吞吐率可达250Mb/s。建立了一个基于FPGA的码字性能测试平台,实测结果表明,该码字的误码平底至少在BER=10-9以下,其性能距离香农限不大于1.4dB。     

基于FPGA的动态可重构系统实现

介绍了Xilinx公司VirtexTMFPGA芯片的配置原理,采用模块化设计实现FPGA的动态部分重构,并设计出CPU加CPLD配置FPGA的硬件方案来实现可重构系统.FPGA采用Select MAP配置方式,实现配置逻辑的快速重构和动态部分重构.同时给出了可重构系统配置的软件流程,并计算出相应的重构时间.