雷达数字化收发系统芯片设计与实现

在数字阵列雷达系统发展过程中,数字T/R组件设计一直是研究的重点。传统的数字T/R组件设计方法大都是微波和数字独立设计,无法进一步提高雷达系统集成度。针对这一问题,论述了一种基于微系统封装技术的雷达数字T/R组件设计方法,在自主设计的微波及数字芯片基础上,通过仿真建模分析,将低噪声接收、收发变频、模数/数模转换、数字下变频,以及直接数字频率合成等功能集成在一个系统封装上,形成了一个单片雷达数字化收发系统芯片。经测试,该雷达数字化收发系统芯片性能指标满足数字阵列雷达系统要求,研究成果已在某数字阵列雷达试验系统中成功应用。     

基于单片数字收音机TEA5768HL的应用系统设计

本文通过介绍以TEA5768HL为代表的单片数字收音机在低电压MCS-51系统中的应用实例，详细分析了单片数字收音机芯片TEA5768HL的应用系统设计和软件实现方法。并提出了在数字收音机中使用软件控制方法实现抗镜像频率干扰，从而准确调谐广播电台的新思路。     

高斯白噪声任意波形发生器设计实验研究

采用赛普拉斯公司的混合信号可编程片上系统芯片PSoC和直接数字合成频率原理，通过PsoC Desiner集成开发平台。充分利用芯片灵活的模块化资源，设计出了一种基于PSoC硬件可调带宽和功率的任意波形发生器。创新之处在于利用一片芯片实现整个系统DDS原理的全部功能，系统电路具有结构简单、实用性强，可靠性高及便携等优点，系统结构得以简化并减少了调试时间。本系统具有较强的应用价值。     

数字阵列雷达数字收发ASIC芯片设计

数字收发电路主要功能为实现模拟中频/射频信号到数字基带信号的变换以及利用数字合成方式产生模拟中频/射频信号,广泛应用于通信和雷达的收发系统中,低功耗、高集成的数字收发电路设计也一直是数字阵列雷达数字T/R组件设计中的一个关键技术。文章介绍了一种具有完全自主知识产权的单片雷达数字收发ASIC芯片的前端设计,包括芯片结构设计、各子模块设计(ADC/DAC/DDC/DDS),给出了设计及仿真结果,该芯片在SMIC 0.18微米工艺下成功流片,经测试,芯片指标达到设计要求。     

基于64位RISC处理器的片上系统芯片（SOC）设计及应用简介

本文介绍了以64位RISC处理器为核心的片上系统芯片设计方法、芯片功能特点及应用。     

基于SOPC技术的高速数据采集系统的设计

提出了一种基于SOPC技术的高速数据采集和传输系统的解决方案.该系统通过在一片Altera公司Cyclone Ⅱ系列的FPGA芯片上配置Nios Ⅱ软核处理器、自定义的接口逻辑、传输模块和总线接口模块来实现其主要硬件电路,并利用软件集成开发工具IDE进行了系统软件设计.按该方法设计的数据采集系统,可以达到较高的数据采集速度和数据传输速度.由于采用了SOPC技术,该系统具有设计灵活、集成度高,以及较小的体积和较低的功耗等优点.     

MPEG2解码系统集成芯片音频处理存储优化策略

在多媒体系统的系统集成芯片(SoC)中,从系统集成芯片工作实时性要求,应用程序和数据尽可能存放在片上存储或Cache,执行方便,处理速度快,就要使用大量的存储部件,使得存储部件的面积和功耗占到整个芯片的很大部分.为了减少片上存储部件,则部分程序和数据移到片外存储,在执行时轮流调进到芯片内,势必增加I/O的开销.因此如何使设计优化是软硬件协同设计中的一个问题.本文以MPEG2集成解码芯片中音频存储优化为例给出了系统集成芯片存储优化的一些方法.包括通过LGDFG(Large Grain Data Flow Graph)模型分析改变程序结构,共享数据空间,改变数据类型以及添加片上SRAM并减少片上Cache容量从而减少系统存储消耗等.这些方法显著地减少系统的存储消耗,降低系统芯片的面积和功耗.     

基于SOPC技术的芯片批量测试板设计与实现

为提高SoC芯片测试板效率及稳定性,考虑芯片测试需求和设计模块化等因素,采用可编程片上系统和上位机配置技术,充分利用FPGA开发板上的HSTC扩展接口,设计了一款面向多芯片同步测试的批量测试板,有效解决了芯片批量测试中的难题,实现效率与性能的双优。主要阐述了该测试板的上位机控制方法、嵌入式控制系统的功能组成以及片上测试程序的设计流程。     

一种基于新型片上变压器的数字隔离器设计

片上变压器是在硅片上制造的空心变压器,具有高耦合系数、低功耗和可集成性,与传统的隔离器相比,基于片上变压器的数字隔离器在功耗、体积、传输速率等方面具有明显优势。通过3D仿真方法研究了片上变压器的几何尺寸对变压器性能参数的影响,得到了优化后的片上变压器设计参数。采用自主开发的工艺流程流片,研制了片上变压器样片。同时,介绍了一种与片上变压器相匹配的编解码电路原理和设计方法,研制出磁偶数字隔离器芯片。测试结果表明,磁偶数字隔离器芯片耐压隔离能力超过3 500 V,可实现0～40 Mibit/s的低功耗数据隔离传输,延迟时间为20 ns,脉宽失真<3 ns,验证了片上变压器设计的正确性。     

基才FPGA的DDSIP核设计

以Ahera公司的QuartusⅡ7．2作为开发工具,研究了基于FPGA的DDSIP核设计,并给出基于SignalTapⅡ嵌入式逻辑分析仪的仿真测试结果。将设计的DDSIP核封装成为SOPC Builder自定义的组件．结合32位嵌入式CPU软核NiosⅡ,构成可编程片上系统（SOPC）,利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成,利用SOPC技术,在一片FPGA芯片上实现了整个信号源的硬件开发平台,达到既简化电路设计、又提高系统稳定性和可靠性的目的。     

一种基于HDTV信源集成解码芯片的RTOS的设计与实现

随着系统集成芯片（SOC）设计复杂度和上市时间等要求的提高，实时操作系统已成为SOC设计中的重要组成部分。HDTV信源集成解码芯片中的实时操作系统负责对进出芯片的数据进行管理，芯片上实现多个实时任务的同步和调度。本文介绍一个以较小内核实现的多任务实时操作系统Iota，它将总线的调度部分的转移到硬件实现，并针对解码芯片设计并实现了多任务混合调度算法。为提高系统的健壮性，Iota还具有一个简单的存储保护策略。     

用FPGA实现SOC技术宽间隔跳频发射系统的研究

使用VerilogHDL硬件描述语言在现场可编程门阵列(FPGA)上成功地实现基带与调制的片上系统(SOC)，该系统与MC145152频率合成器相连接，组成完整的跳频发射实验系统。对其进行了介绍，指明该系统经过测试，工作正常。     

基于TDR的ADSL线缆断点测试仪设计

介绍一种基于时域脉冲回波(TDR)原理的ADSL线缆断点测试系统.该系统设计以STC单片机为控制核心.以FPGA为测试主体发射接收脉冲,采集脉冲往返线缆时间,实现ADSL线缆断点位置的测量.在分析现有测试产品的基础上,首先阐述设计理论,然后介绍系统总体设计框图、硬件实现、软件测试流程以及系统实际测试结果.实验结果表明该测试仪能够快速准确测试出断点位置,并且只需适当剪切,便可作为内嵌模块应用于其他仪表.     

基于TDR的ADSL线缆断点测试仪设计

介绍一种基于时域脉冲回波（TDR）原理的ADSL线缆断点测试系统。该系统设计以STC单片机为控制核心,以FPGA为测试主体发射接收脉冲．采集脉冲往返线缆时间,实现ADSL线缆断点位置的测量。在分析现有测试产品的基础上,首先阐述设计理论。然后介绍系统总体设计框图、硬件实现、软件测试流程以及系统实际测试结果。实验结果表明该测试仪能够快速准确测试出断点位置,并且只需适当剪切,便可作为内嵌模块应用于其他仪表。     

IP复用技术的研究

IP复用技术是目前SOC设计方法的关键。首先介绍了IP复用技术发展的历程以及IP采用的形式、分类，提出了IP复用的途径。比较了硬IP和软IP在SOC设计中的复用过程，并提出了一种基于移植的硬IP复用技术；最后，结合芯片开发实例，阐述了在视频增强处理芯片开发过程中所采用的IP开发和复用策略。     

家庭网关SOC高效BIST设计

家庭网关是家庭信息化的关键设备，随着以IP核复用为基础的SOC设计技术的发展，片上存储器的使用变得越来越普遍．存储器在SOC系统中占有很重要的位置，同时，其面积在整个系统芯片中的比重也相当高，在家庭网关SOC的MBIST设计中，我们采用了高效的测试矢量生成算法，同时MBIST支持全速模式及异步诊断，取得很好的设计效果。     

SOC设计的软硬件协同验证研究

软硬件协同验证是SOC的核心技术.通过分析SOC验证方法与软硬件协同验证技术,提出C与平台相合的协同验证方法.该方法是在系统级用SystemC确定SOC系统的体系框架、存储量大小、接口IO与验证软件算法的可行性、有效性、可靠性.在硬件设计中,利用验证可重用的硬IP和软IP快速建立SOC系统,并把核心IP集成嵌入进SOC系统中.在软件设计中,利用成熟的操作系统与应用系统来仿真验证SOC芯片的功能与性能.该方法应用于一个基于ARM7TDMI的SOC设计,大大缩短了验证时间,提高了验证效率与质量.     

从SOC到NOC的集成电路设计技术发展

遵循摩尔定律的预言,半导体集成电路工艺技术持续高速向深亚微米工艺发展,大规模集成电路设计技术是发展过程中需要解决的关键问题.基于片上总线的SOC设计技术解决了大规模集成电路的设计难点,但是片上总线的应用带来了可扩展性差、平均通信效率低等问题.近几年研究提出全新的集成电路体系结构NOC,是将计算机网络技术移植到芯片设计中,从体系结构上彻底解决了SOC设计技术存在的问题.因此,NOC将成为集成电路下一代主流设计技术.     

集成电路设计制造技术的发展分析

随着电路集成工艺、微电子技术的发展，集成电路其集成度日益提高，一直到10亿门，芯片最小线宽到纳米级，同时集成工艺和其他学科相结合，诞生了新的学科。对于更高的集成度的芯片设计，复杂度加大，基于IP核的片上系统（SOC）设计技术基本解决了当前的设计难题，但这些新的技术还需要不断的改进和完善。     

深槽介质工艺制作高密度电容技术

随着系统向高速度、低功耗、低电压和多媒体、网络化、移动化的发展,系统对电路的要求越来越高,在需求牵引和技术推动的双重作用下,出现了将整个系统集成在一个微电子芯片上的系统芯片(System On A Chip,SOC)概念。采用SOC的设计方式可以使芯片面积向小尺寸、高集成度方向发展。SOC设计的系统芯片能够得以实现是以不断发展的芯片制造技术为依托的。文章介绍了基于深槽介质工艺制作高密度电容的技术,通过深槽工艺技术实现大的存储电容。该电容制作采用深槽刻蚀、ONO介质、原位掺杂多晶(ISDP)填充等工艺技术,可以增加电容密度达20倍,提高了电路集成度,其性能优良、漏电极低。