忆阻细胞神经网络在车牌定位中的应用

将新型的电路元件忆阻器与传统细胞神经网络相结合,构建出体积小、功耗低、计算速度快的忆阻细胞神经网络。用该网络实现对车牌图像定位的预处理,对应的计算机仿真结果验证了方案的有效性。提出的忆阻细胞神经网络将提高硬件电路实现的集成度,同时也有利于车牌识别速度和效率的提高。     

抗基准电压波动干扰的阻性传感器阵列扫描电路设计

提出了一种抗基准电压波动干扰的低复杂度阻性传感器阵列扫描电路,并通过理论分析、电路仿真的方式研究了基准电压波动对不同的阻性传感器阵列扫描电路产生的影响。通过和其他阻性传感器阵列扫描电路比较,本文设计的电路可以有效减小电路中基准电压波动的影响,同时降低电路的复杂度。     

基于忆阻器的可编程矩阵行列式求解电路设计及应用

矩阵行列式的求解在工程应用中具有重要的意义并得到了广泛的应用,如何高效快速地求解矩阵行列式成为物联网大数据时代的迫切需求.为此,本文提出了一种基于忆阻器的可编程模拟电路,可一步完成任意阶行列式的计算.首先,本工作给出了二阶行列式和三阶行列式的计算电路.在此基础上,通过组合电路的方式得到任意阶数行列式求解电路.同时,该电路还可以通过调节忆阻器的电导和输入电压源来实现可编程的功能. PSPICE的仿真结果表明,该电路的精度在99.4%以上,运行时间比MATLAB仿真快3个数量级,即便在10.0%的误差干扰的情况下,其精度仍能超过93%.相比于数字处理器,该电路在面积开销与功耗上具有显著优势.最后,该电路可通过各个卫星的余弦参数来计算多卫星构成的空间矩阵行列式以辅助定位卫星组合的选择,其计算结果的平均精度可达99.7%.     

忆阻器交叉阵列及在图像处理中的应用

忆阻器是一种有记忆功能的非线性电阻,其阻值的变化依赖于流过它的电荷数量或磁通量.忆阻器作为第4个基本的电路元件,在众多领域中有巨大的应用潜力,有望推动整个电路理论的变革.文中利用数值仿真和电路建模,分析了忆阻器的理论基础和特性,提出了一种用于图像存储的忆阻器交叉阵列,可以实现黑白、灰度和彩色图像的存储和输出,一系列的计...     

面向电压降的忆阻神经网络精度优化EI北大核心CSCD

由于忆阻器交叉阵列自身的模拟特性可高效实现乘累加运算,因此,它被广泛用于构建神经形态计算系统的硬件加速器.然而,纳米线电阻的存在,会引起忆阻器与纳米线构成的电阻网络出现电压降问题,导致忆阻器阵列的输出信号损失而影响神经网络的精度.分析忆阻器电压降与忆阻器状态、位置,输出电流和输出位置的关系,通过稀疏映射优化电压降,并采用输出补偿进一步提高输出精度.仿真实验的结果表明,该方法可以有效地解决电压降引起的问题,忆阻神经网络在手写数字数据集MNIST的识别率达到95.8%,较优化前提升了33.5%.     

基于互补电阻开关的忆阻乘法器设计

现有的忆阻算术逻辑多采用单个忆阻器作为存储单元,在忆阻交叉阵列中易受到漏电流以及设计逻辑电路时逻辑综合复杂度高的影响,导致当前乘法器设计中串行化加法操作的延时和面积开销增加。互补电阻开关具有可重构逻辑电路的运算速度和抑制忆阻交叉阵列中漏电流的性能,是实现忆阻算术逻辑的关键器件。提出一种弱进位依赖的忆阻乘法器。为提升忆阻器的逻辑性能,基于互补电阻开关电路结构,设计两种加法器的优化方案,简化操作步骤。在此基础上,通过改进传统的乘法实现方式,并对进位数据进行拆解,降低运算过程中进位数据之间的依赖性,实现并行化的加法运算。将设计的乘法器映射到混合CMOS/crossbar结构中,乘法计算性能得到大幅提高。在Spice仿真环境下验证所提乘法器的可行性。仿真实验结果表明,与现有的乘法器相比,所提乘法器的延时开销从O(n²)降低为线性级别,同时面积开销降低约70%。     

忆阻桥放大效应在光纤式结冰探测中的应用

鉴于双光路通道差动测量方法能够有效去除共模干扰,本文将新型电路元件—忆阻器与传统的光纤式结冰传感器相结合,提出了纳米级尺寸具有放大效应的忆阻桥网络结构,分析了忆阻桥的放大效应原理,实现了光电二极管光电流信号的放大,以桥臂忆阻阻值和感知忆阻两端电压作为传感输出,对冰层厚度进行探测。仿真实验结果表明：该双测量通道忆阻桥网络结构能够同时有效消除光路扰动和扩大结冰厚度的测量范围。     

基于重构设计的Inception网络

卷积神经网络(CNN)中大量乘加操作带来了巨大的参数量和计算量,使其在硬件加速中面临严重的访存和功耗问题.提出在4×4处理元阵列上实现同时支持1×1、3×3、5×5卷积核的28×28和32×32图像的并行重构计算方案,减少Inception网络的片上资源占用量.对输入图像进行预处理,提出一种重叠窗口的数据组织方案,将外...     

对四端忆阻器的建模及其电路仿真

在传统二端忆阻器的理论基础上,提出了一种四端忆阻器的模型.该器件的4个端口分别对应于MOS场效应晶体管的栅、源、漏和衬底4个极,可以代替数字电路中的MOS晶体管实现电路功能.利用Verilog-A对该模型的电学特性进行了描述,在Hspice软件环境中利用该模型构建了与非、或非等逻辑电路以及1 bit数据的1R-1R随机存取电路,并搭建外围电路对其进行了功能验证,在仿真层面实现了四端忆阻器在数字电路方面的简单应用,实验结果符合预期.作为一种纳米器件,与MOS晶体管相比,四端忆阻器的尺寸更小、功耗更低.在CMOS工艺尺寸渐渐趋于极限的今天,对四端忆阻器的应用是一个具有一定合理性的发展方向.     

一种交叉互联的高可靠锁存器

现阶段随着CMOS工艺特征尺寸的减小,电路中可能会发生单粒子翻转（Single Event Upset,SEU）的敏感节点之间的距离在不断减小,发生一颗高能粒子引起多个节点同时发生翻转的事件概率正逐渐上升。为了提高电路的可靠性,基于抗辐射加固设计方法,提出了一种能够容忍两个节点同时发生翻转的锁存器。该锁存器以双输入反相器(Double-input Inverter,DI )单元作为核心器件,并且在 DI 单元之间采用了交叉互联的连接方式,减少了器件个数的使用。与传统的具有容错能力的锁存器相比,所提出的结构不仅具有良好的抗双点翻转能力,而且在功耗、延迟以及功耗延迟积（Power Delay Product,PDP）方面都有很大的优势。该结构可靠性高、性能优良,在提高芯片的可靠性方面具有重要意义,有实用价值。     

降低参数规模的卷积神经网络模型压缩方法

针对卷积神经网络模型参数规模越来越大导致难以在计算与存储资源有限的嵌入式设备上大规模部署的问题,提出一种降低参数规模的卷积神经网络模型压缩方法。通过分析发现,卷积层参数量与输入输出特征图数量以及卷积核大小有关,而全连接层参数数量众多且难以大幅减少。通过分组卷积减少输入输出特征图数量,通过卷积拆分减小卷积核大小,同时采用全局平均池化层代替全连接层的方法来解决全连接层参数数量众多的问题。将上述方法应用于LeNet5和AlexNet进行实验,实验结果表明通过使用组合压缩方法对LeNet5模型进行最大压缩后,参数规模可减少97%,识别准确率降低了不到2个百分点,而压缩后的AlexNet模型参数规模可减少95%,识别准确率提高了6.72个百分点,在保证卷积神经网络精度的前提下,可大幅减少模型的参数量。     

基于异构FPGA的卷积网络加速器

基于神经网络的方法计算量通常十分庞大,限制方法在嵌入式场景领域的应用.为了解决这一问题,文中提出基于异构现场可编程门阵列的卷积网络加速器.采用滑动窗并行加速卷积计算过程,可同时处理不同输入、输出通道的卷积过程.同时结合网络量化过程进行8 bit定点加速器设计,降低计算资源的使用.实验表明,文中定点加速器运算速度较快,功耗较小,算法性能损失较小.     

基于混合架构的卷积神经网络算法加速研究

具有优越性能的卷积神经网络算法已得到广泛应用,但其参数量大、计算复杂、层间独立性高等特点也使其难以高效地部署在较低功耗和较少资源的边缘场景.为此结合该种算法的特点提出了一种基于混合架构的卷积神经网络计算加速方法,该方法选用CPU加FPGA的混合架构,对网络模型进行了压缩优化;在FPGA上通过指令控制数据流的DSP阵列结...     

一维量子卷积计算

研究了一维信息编码为量子态后进行量子卷积计算的量子线路模型。基于量子图像表示和经典信息的卷积算法,设计出了一维量子卷积计算的量子线路结构,表明量子卷积计算可以以[O(n2)]的复杂度计算卷积。与经典卷积相比,量子卷积计算由于利用量子并行计算在计算速率上达到了指数级的加速,为量子卷积神经网络卷积层的设计实施作铺垫。     

基于全卷积编解码网络的单目图像深度估计

针对传统方法在单目图像深度估计时精度低、速度慢等问题,提出一种全卷积编码-解码网络模型,该模型将稀疏的深度样本集和RGB图像作为输入,编码层由Resnet和一个卷积层组成,解码层由两个上采样层和一个双线性上采样层组成,上采样层采用上卷积模块和上投影模块交叉使用,有效降低了棋盘效应并保留了预测深度图像的边缘信息。同时,模型中使用了全卷积,使得参数减少,提升了预测速度。在NYU-Depth-v2数据集上验证了网络模型的有效性与优越性。实验结果表明,在仅使用RGB图像进行深度预测的情况下,与多尺度卷积神经网络相比,该模型在精度[δ<1.25]上提高约4%,均方根误差指标降低约11%;与仅使用RGB图像相比,添加100个空间随机深度样本,均方根误差降低约26%。     

一种用于人体传感器网络的接收器模拟前端

设计了一种用于人体传感器网络的低功耗接收器模拟前端,电路物理层信道利用人体进行通信,并采用了一种宽带信号传输技术,可以在0.8 V电压供电,100 mV输入敏感度条件下传输20 Mb/s的数据。片上的电压偏置电路提供了50Ω的输入阻抗。放大器采用了一种低压低功耗的Cascode结构,具有58 dB的增益,25 MHz的增益带宽积。另外采用了一种结构简单,功耗极低的电流反馈型Schmitt触发器。电路采用SMIC0.13μm标准CMOS工艺设计,面积0.02 mm2,供电电压0.8 V,功耗仅为2.2 mW。     

基于 FPGA 的深度可分离卷积加速器研究

设计了一种基于FPGA的低功耗深度可分离卷积加速核;根据PW卷积和DW卷积计算中的共性,采用一种固定乘法阵列通过改变特征和权重输入数据流的方式实现两种卷积的计算结构,最大化DSP的利用率;针对8位非对称量化中符号位可能会溢出的问题,采用符号位单独处理的方法重新封装了双乘法器结构;通过层内7级流水结构保证每个周期数据处理的并行度;在Zynq UltraScale+系列FPGA上成功部署了加速结构;经实验测试,提出的加速结构在提高网络推理速度的同时降低了片上资源的依赖度和整体功耗,原生MobilenetV2在所提FPGA加速器上的平均吞吐率高达130.6GOPS且整体功耗只有4.1w,满足实时边缘计算的要求;相比其他硬件平台,能效比有明显提升;与FPGA上的同类型加速器相比,在性能密度（GOPS/LUT）、功率效率（GOPS/W）和DSP效率（GOPS/DSP）上均有优势。     

基于改进MobileNet网络的人脸表情识别

针对轻量级卷积神经网络MobileNet应用于人脸表情识别实时性较差、最小输入尺寸较大、准确率不高等问题,提出一种改进的MobileNet网络模型——M-MobileNet(Modified MobileNet)。M-MobileNet具有比原网络更好的轻量级特性。该网络模型基于一种改进的深度可分离卷积层,不仅具有MobileNet模型中深度可分离卷积减少卷积计算量的特点,还解决了在深度卷积层后可能会导致信息丢失的问题。在分类器选择上,M-MobileNet使用线性支持向量机(SVM)进行人脸表情分类,参数量较MobileNet网络大大减少。在CK+、KDEF数据集及移动端上的实验证明,改进后的MobileNet网络模型具有更好的识别性能。     

一种改进的LeNet-5嵌入式人脸识别方法

给出了一种基于LeNet-5改进的人脸识别方法,以其能适用于资源及计算能力有限的嵌入式系统.把典型卷积神经网络LeNet-5的结构,设计为由两个卷积采样层、一个全连接隐藏层和一个分类输出层,降低了网络结构复杂度.而且减少了卷积核的个数、改进了池化方式以及分类输出方式,降低了计算复杂度.实验证明,在保证训练和测试精度的同时,该方法提高了在嵌入式平台上进行单人脸识别的速度.     

基于轻量型卷积神经网络的交通标志识别方法

交通标志识别设备的功耗和硬件性能较低,而现有卷积神经网络模型内存占用高、训练速度慢、计算开销大,无法应用于识别设备.针对此问题,为降低模型存储,提升训练速度,引入深度可分离卷积和混洗分组卷积并与极限学习机相结合,提出两种轻量型卷积神经网络模型:DSC-ELM模型和SGC-ELM模型.模型使用轻量化卷积神经网络提取特征后,将特征送入极限学习机进行分类,解决了卷积神经网络全连接层参数训练慢的问题.新模型结合了轻量型卷积神经网络模型内存占用低、提取特征质量好以及ELM的泛化性好、训练速度快的优点.实验结果表明.与其他模型相比,该混合模型能够更加快速准确地完成交通标志识别任务.