基于顺序块的嵌入式白盒测试插桩技术研究

深入研究嵌入式软件的白盒测试技术,提出基于宿主平台的嵌入式软件测试构架。针对语句覆盖测试,提出一种基于顺序块的插桩方法,能有效减少桩的个数,从而减少桩函数对测试过程的影响。针对分支覆盖率测试,插桩后的被测程序运行在ARMulator上,桩获取器分析桩信息,得出程序运行中的实时语句覆盖率。实现了嵌入式软件测试平台ARMTest,实验证明:该模型能获取实时的语句覆盖率,有效进行白盒测试。     

基于Proemulator的插桩构架研究

将可扩展、可裁剪的嵌入式模拟器应用于嵌入式软件测试有很多优点。详细研究了已有嵌入式模拟器Proemulator的工作机制,提出基于模拟器的嵌入式测试平台构架。首先将被测软件进行插桩,生成目标程序运行于模拟器之上,模拟器进程在执行过程中实时地将桩数据发送给桩信息分析器,由分析器即时得出程序运行过程中的语句覆盖率。实现了基于Proemulator的插桩构架,包括桩数据的发送与获取,能有效进行白盒测试。     

人体运动数据实时捕捉系统的设计与实现

采用电子测量方法进行人体运动数据实时捕捉,构建人体运动数据实时捕捉系统,系统包括硬件设计和软件设计两部分,采用HP E1433A高速数据捕获总线模块记录人体运动数据并存储到数据硬盘中。进行运动数据捕捉的发射机、接收机、控制器等硬件构件设计,软件设计通过PXI实时系统触发各通道实现数据同步采集和回放,进行数据可视化模块设计和数据触发设置。最后进行系统调试,结果表明,采用该数据捕捉系统能实时进行人体数据的记录和输出,系统的稳定性较好。     

基于FPGA的高速数字锁相环的设计与实现

本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案,并详细介绍了该方案基于FPGA 的实现方法。通过对所设计的锁相环进行计算机仿真和硬件测试,表明该方案确实可以提高锁 相环的捕获性能。     

CAN总线检测系统的多接口设计研究

为了使得CAN总线网络通信更加便捷,提高CAN总线设备检测效率,基于ARM和FPGA设计了一种CAN总线检测系统。在设计硬件电路时采用了功能模块化方法,对ARM模块、FPGA模块和CAN总线接口电路分别进行具体的设计。在FPGA内部采用了自顶向下的方法进行逻辑设计。在设计中针对多接口集成问题,采用ARM微控制器设计了USB和以太网两种接口,且两个接口可独立工作并完成数据交互。完成设计后,进行了仿真验证和硬件调试,结果表明该检测系统可有效实现CAN总线数据的检测和相关测试。     

基于FPGA的频谱分析仪功率触发模块设计

有效的实时功率触发是很多频谱分析工具中缺失的项目,因为传统扫频模式在时域触发事件开始扫描,无法捕捉到触发前发生的事件,不适合完成实时触发。本文提出了一种全数字式的设计,采用XILINX公司的Virtex-5 FPGA搭建功率触发模块,在具有数字采集的系统中能够以数字方式表示和处理信号,并配以大的内存容量,可以捕获触发前及触发后发生的事件,与预设的触发功率进行比较。该设计实现了传统扫频结构难于实现的实时功率触发功能,并通过仿真验证了它的正确性,在实时频谱分析中有重要意义。     

一种适用于DSP的安全模块的设计

为了提高DSP系统的安全性能,结合AES总线加密和数据完整性检测两种安全方式,设计了一种新的安全机制.然后采用流水线技术对这种安全机制进行了硬件实现.利用Xilinx公司Virtex5系列的xc5vlx30-3ff324FPGA硬件实现结果表明,安全模块的最高频率达到230.265MHz,数据吞吐量可达7.19Gb/s,满足DSP高实时性和大数据吞吐量的应用要求.     

一种抛物线型内插滤波器的FPGA实现

软件无线电中,插值滤波的算法是利用DSP来实现的,虽然其执行起来可移植性较好,开发周期较短,但存在运行速度慢、效率低的问题。使用硬件来实现有诸多优点,如运行速度快、效率高、可提高数据吞吐量和降低功耗。提出一种针对该算法的硬件实现方法,将内插滤波算法适配到一个合理的VLSI体系结构中。在拉格朗日立方插值器的基础上,为获得内插估计值而采用的分段抛物线内插滤波器,采用Farrow结构来提高滤波器的运算速率,并在FPGA上仿真,运行实现。仿真结果表明该方法正确、有效。     

基于FPGA的USB激光打标控制系统设计

主要研究了基于USB总线,以FPGA为主控单元的振镜扫描式激光标记控制系统,对其工作原理进行了阐述并对其外围硬件架构以及FPGA内部硬件架构进行了分析设计,并利用 FPGA的 DSP开发工具 DSPBuilder对曲线插补算法进行了算法建模设计,通过仿真分析验证了在FPGA硬件实现该算法的可行性和实用性。本系统还可以通过U盘读入原始打标数据,对其进行数据处理后完成对振镜的控制,为实现脱机标刻奠定了基础。最后对激光标记控制系统进行了实际测试,结果表明,该系统可以实现实时、高速、高精度的激光标记。     

一种扩频通信系统的实现

针对扩频通信系统的工程应用,介绍了一种通过直接序列扩频实现的方式,系统的硬件架构采用单片机+FPGA实现,在此基础上提出了采用64 bit M序列作为扩频序列与数据运算完成信号的频谱扩展,采用匹配滤波器的方式进行信号的检测。针对降低系统误捕获的概率,提出了门限与捕获间隔相结合的方式。最后通过仿真计算给出了扩频通信系统的性能曲线。     

基于片上系统的电磁频谱监测接收机设计

探讨一种适合组建网格化电磁频谱监测系统的接收机设计技术,提出基于Xilinx公司最新的高性能Zynq-7000系列嵌入式处理器平台的接收机设计方案,研究了Zynq-7000系列异构FPGA器件的特点及开发流程,给出了基于Zynq-7000片上系统的频谱监测接收机软、硬件设计细节,重点研究在Zynq-7000嵌入式处理器平台下高速FFT频谱分析、大容量监测数据存储以及精密时间同步的实现方法。     

Dependability evaluation of Altera FPGA-based embedded systems subjected to SEUs

Dependability evaluation of embedded systems due to the integration of hardware and software parts is difficult to analyze. In this paper, we have proposed an experimental method to determine sensitivity to soft errors in an embedded system exploiting Altera SRAM-based FPGAs. The evaluation is performed using both the hardware and software parts of the embedded system in a single framework. To do this, the HDL hardware model of the target system as well as the C-written software codes of the target system, are required. Both permanent and transient faults are injected into the partially- or fully-synthesizable hardware of the target system and this can be performed during the design cycle of the system. The fault injection is composed of injecting SEUs into user design memory, and used configuration memory of the exploited FPGA. Using the experimental results, the sensitivity of Altera FPGAs to SEU faults are analyzed and derived. The analytical results reveal that the configuration memory is more significant than design memory to the SEUs due to the relative number of SRAM bits. Moreover, in this framework, in the case of injecting SEUs into user memory, the fault injection experiments are accelerated by the cooperation between a simulator and the FPGA.     

G729 Voice Decoder Design

Embedded digital signal processing (DSP) systems are usually associated with real time constraints and/or high data rates such that fully software implementations are often not satisfactory. In that case, mixed hardware/software implementations are to be investigated. This paper presents the design of a HW/SW G.729 voice decoder dedicated to embedded systems. The decoder has been built around, on the one hand a reconfigurable digital circuit (FPGA) to achieve the so called IP hardware part—the autocorrelation computation—using a linear systolic array, and on the other hand a digital signal processor (DSP) for the remainder of the algorithm. Apart such an implementation is typically driven by the use of reusable component (IP) it is of great interest for new G729-based applications such as Voice over IP (VoIP) for example. It results in an overall reduction of the execution time per frame. Another interesting point is the design of a parameterizable autocorrelation block which can be useful for a wide range of applications such as GSM 13 Kbit/s, APC 9.6 Kbit/s and G723 6.3 Kbit/s and 5.3 Kbit/s. In the G729 context and using a V50 Virtex FPGA, the execution time of this function is 10 times faster than a TMS320C6201 DSP implementation.     

基于NIOSII软核的嵌入式信令处理系统实现

文章介绍嵌入式通信信令处理系统的设计,充分利用了NiosII软核特性,基于SOPC设计思想,在一块FPGA芯片内实现一个相对独立的信令处理系统。并结合整个系统的开发过程,介绍此类系统硬件、软件的设计方法和流程。     

嵌入式逻辑分析仪在FPGA设计中的应用

设计和验证超高密度FPGA的方法是采用逻辑分析仪、示波器和总线分析仪,通过测试头和连接器把信号送到仪器上。随着FPGA设计复杂度的增加,传统的测试方法受到局限。在FPGA内部嵌入逻辑分析核,构成一种嵌入式逻辑分析仪,对FPGA器件内部所有的信号和节点进行测试,这一方法同样可以达到FPGA开发中硬件调试的要求,并且具有无干扰、便于升级和使用方便等优点。SignalTapⅡ正是这样一种嵌入式逻辑分析仪,本文详细介绍了其在调试FPGA时的具体方法和步骤。     

FPGA prototyping of a RISC processor core for embedded applications

Application-specific processors offer an attractive option in the design of embedded systems by providing high performance for a specific application domain. In this work, we describe the use of a reconfigurable processor core based on an RISC architecture as starting point for application-specific processor design. By using a common base instruction set, development cost can be reduced and design space exploration is focused on the application-specific aspects of performance. An important aspect of deploying any new architecture is verification which usually requires lengthy software simulation of a design model. We show how hardware emulation based on programmable logic can be integrated into the hardware/software codesign flow. While previously hardware emulation required massive investment in design effort and special purpose emulators, an emulation approach based on high-density field-programmable gate array (FPGA) devices now makes hardware emulation practical and cost effective for embedded processor designs. To reduce development cost and avoid duplication of design effort, FPGA prototypes and ASIC implementations are derived from a common source: We show how to perform targeted optimizations to fully exploit the capabilities of the target technology while maintaining a common source base     

基于FPGA指纹识别系统的设计与实现

提出了一种基于FPGA的指纹识别系统的设计方案.论文详细介绍了指纹识别系统的基本原理、系统的总体框架结构、系统硬件结构设计和软件编程设计,以及系统的优化设计方案.该指纹识别系统使用Altera公司的Cyclone系列产品进行设计并下载实验,最后结果显示系统能够正常工作并最终实现指纹图像的快速识别.     

多体制雷达视频模拟器设计及实现

详述了多体制雷达模拟器的设计思想及其实现方法,该模拟器采用嵌入式计算机PC104和高速大规模可编程逻辑器件FPGA相合的方法,能够模拟多种雷达体制的目标回波信号和杂波信号,该模拟器和接收、天馈、信号处理、终端数据处理组成雷达仿真系统对干扰机侦察设备进行测试和评估,也可作为实验设备用于信号处理机的调试、测试和评估,在同一硬件平台上,通过软件加载来满足各种不同体制的雷达目标、杂波模拟。     

基于FPGA的QPSK高速解调器的设计与实现

根据无人机系统对数据链路的高速率、低误码的需求,分析比较了QPSK数字中频解调与零中频解调2种方案。针对本系统的特点,采用FPGA及DSP设计实现了一种高速QPSK数字零中频解调器,同时简要分析了高速数字解调器的工作原理,并介绍了高速解调器的硬件与软件实现。     

基于NIOSⅡ的同步相量测量装置设计

同步相量测量装置可以在全球定位系统信号的控制下,对电网中的各个节点进行同步相量测量,其测量结果可为电网的安全稳定分析提供较为关键的基础数据源.本设计采用ALTERA FPGA和INIOSⅡ嵌入式处理器核,研制了一套电力系统同步相量测量装置.本文详细叙述了同步相量测量装置软、硬件设计结构以及设计方法,将整个装置从硬件层划...