基于可重构技术的双核微处理器系统的设计

为设计基于可重构技术的双核微处理器系统,首先实现一个基于微程序控制器的8位微处理器系统(即"实验CPU"),并完成其指令集的设计;而后将"实验CPU"下载至实验平台ARM7-TDMI上,利用实验平台内的可编程资源FPGA构成可重构微处理器;进而将"实验CPU"与实验平台内的ARM CPU构成双核微处理器系统,最后对双核微处理器系统的工作方式和体系结构进行了初步研究。研究结果显示:该微处理器系统简单灵活,更可靠和实用,还可将外部信号引入,并进行分析处理。     

先进微处理器体系结构及其发展趋势

为了进一步提高微处理器性能,提出了多种新颖的体系结构,如多核、流处理、PIM、可重构、多态等.这些新的体系结构从不同角度对微处理器发展中的问题提出了解决方法.概述了这些体系结构的特点,并对未来体系结构的发展趋势进行了预测.     

基于存储总线的可重构硬件加速部件研究与设计

设计硬件加速部件已成为扩展通用微处理器计算平台科学应用用途的重要手段,在讨论分析可重构硬件加速部件与通用微处理器计算平台之间的耦合方式之后,针对存储总线具有高带宽低延迟的特点,提出了一种基于存储器总线耦合方式的可重构硬件加速部件(RHAU)的体系结构,并针对设计中所遇到的问题提出了解决方案.在性能评价部分,选取AES加密程序作为测试应用,通过SIS模拟器对其进行模拟,得出RHAU对AES128加密算法的加速比为22.     

VLIW体系结构微处理器设计考虑

本文分析VLIW体系结构微处理器的特点和问题,介绍VLIW微处理器体系结构及其相关研究的动态,并提出设计VLIW体系结构微处理器的技术路线,建议将VLIW体系结构作为我国CPU芯片设计采用的体系结构。     

基于函数级原型的流水线可重构结构的研究

针对目前动态可重构技术中重构时隙的问题,本文利用流水线技术和可熏构技术,提出并讨论一种流水线可重构体系结构的函数级原型设计方法,并采用AES算法对其进行了仿真验证.结果表明,流水线可熏构结构的函数级原型设计方法可有效的解决动态重构系统中的重构时隙问题.     

基于FPGA的飞机机电系统通用接口单元的研究

针对机载机电系统远程数据采集与控制的接口问题,设计了一种基于FPGA的机电系统通用接口单元.采用“FPGA+微处理器+开关矩阵”的硬件架构,利用FPGA并行的硬件模块以及可重构性,实现了机载子系统的功能分配以及故障诊断与重构;利用开关矩阵对任意通道的桥接功能,实现了机载信号到调理电路的灵活切换.研究了通用接口的设计思想、体系结构,重点讨论了模块化设计、FPGA重构、开关矩阵配置等关键技术.实验结果表明,该通用接口单元速度快、可靠性好、配置灵活,具有一定的通用性和扩展性.     

基于微程序控制器的双CPU系统的设计

介绍了一个基于微程序控制器的双CPU系统的设计,首先实现了一个32位微处理器逻辑(即"实验CPU"),该微处理器逻辑采用微程序控制器的设计技术,并完成其指令集的设计;而后将"实验CPU"逻辑下载至实验平台,利用实验平台内的可编程资源FPGA构成可重构微处理器;进而将"实验CPU"与实验平台内原有的"ARM CPU"构成双CPU监控系统。对该双CPU监控系统的工作方式和体系结构进行了研究,设计了4个主要的工作状态,分析各状态的工作模式,以及状态之间的转换关系。研究结果显示,该系统简单灵活,可靠实用,有较高工作效率和实用价值。     

微处理器敏捷设计方法综述

随着登纳德缩放定律和摩尔定律几近终结,通过领域特定体系结构提升微处理器性能变得越来越重要,迫切需要提升微处理器设计生产率来应对网络、智能、安全等领域特定需求.国内外的实践表明,微处理器敏捷设计方法是一种能有效提升微处理器设计生产率的方法.通过对比软硬件设计的差异,分析出敏捷设计的本质及其应用于微处理器设计所面临的挑战.综述了微处理器敏捷设计领域近年来代表性研究实践,归纳出微处理器敏捷设计关键使能技术,探讨了该领域未来潜在的研究方向.     

可重构硬件操作系统技术

为了充分发挥可重构计算的高性能和可编程能力,需要将可重构资源和硬件任务纳入到操作系统管理范畴.因此面向可重构计算的操作系统技术—可重构硬件操作系统技术成为一个新的研究热点.本文在简要介绍可重构计算系统体系结构的基础上,详细介绍了国内外的研究现状.最后,结合可重构计算系统的特点,阐述了可重构硬件操作系统的关键技术.     

基于动态可重构FPGA的自演化硬件概述

演化硬件研究如何利用遗传算法进行硬件自动设计,或者设计随外界环境变化而自适应地改变自身结构的硬件,在电子设计自动化、自主移动机器人控制器、无线传感器网络节点等领域都有潜在的应用价值. 自演化硬件是在硬件内部完成遗传操作和适应度计算,利用支持动态部分可重构的FPGA芯片上的微处理器核实现遗传算法,模拟生物群体演化过程搜索可能的电路设计并配置片上的可重构逻辑,找到最优或较优的设计结果,从而实现自适应硬件. 当电路发生故障时,自演化硬件自动搜索新的配置,利用片上冗余资源取代故障区域,从而实现自修复硬件. 介绍了基于动态部分可重构FPGA的自演化硬件的基本思想、体系结构以及研究现状,总结并提出了亟待解决的关键技术,指出高效的电路染色体编码表示与可重构逻辑配置位串之间的映射方式是当前研究的重点之一.     

高效可配置FFT处理器的VLSI设计及其应用

针对正交频分复用通信系统中的快速傅里叶变换(FFT)处理器的硬件实现,提出一种高效可配置的VLSI结构. 在基于存储器的FFT架构基础上,采用一种双路并行处理的数据通路和一种有效的控制方案,节省了硬件面积并提高了系统运算的效率. 此外,对FFT的蝶形运算单元进行了优化,使其能处理多种运算模式.基于该结构的FFT处理器已应用于DVB-T/H系统中,并在SMIC 0.18 μm工艺下进行了逻辑综合、Layout以及功耗分析,等效逻辑门数为56 k,在20 MHz工作频率下功耗约为33.5 mW.与FFT结构相比,该结构有效地减少了硬件面积和功耗.     

Dynamically reconfigurable architecture for symmetric ciphers

In this paper, a very large scale integration (VLSI) architecture for a reconfigurable cryptographic processor is presented. Several optimization methods have been introduced into the design process. The interconnection tree between rows (ICTR) method reduces the interconnection complexity and results in a small area overhead. The hierarchical context organization (HCO) scheme reduces the total context size and increases the dynamic configuration speed. Most symmetric ciphers, including AES, DES, SHACAL-1, SMS4, and ZUC, can be implemented using the proposed architecture. Experimental results show that the proposed architecture has obvious advantages over current state-of-the-art architectures reported in the literature in terms of performance, area efficiency (throughput/area) and energy efficiency (throughput/power).     

可重构密码处理结构中重构机制及对性能的影响

重构机制对可重构密码处理系统的性能有着重要的影响,该文从全局、局部、静态、动态几方面提出了流水化可重构密码处理结构中重构机制的分类,给出了各种机制的吞吐率和延迟公式,并分析了几种机制的性能和实现代价,最后给出了在采用局部动态重构机制的可重构密码处理结构中密码处理的性能。     

Design space exploration for partially reconfigurable architectures in real-time systems

In this paper, we introduce FoRTReSS (Flow for Reconfigurable archiTectures in Real-time SystemS), a methodology for the generation of partially reconfigurable architectures with real-time constraints, enabling Design Space Exploration (DSE) at the early stages of the development. FoRTReSS can be completely integrated into existing partial reconfiguration flows to generate physical constraints describing the architecture in terms of reconfigurable regions that are used to floorplan the design, with key metrics such as partially reconfigurable area, real-time or external fragmentation. The flow is based upon our SystemC simulator for real-time systems that helps develop and validate scheduling algorithms with respect to application timing constraints and partial reconfiguration physical behaviour. We tested our approach with a video stream encryption/decryption application together with Error Correcting Code and showed that partial reconfiguration may lead to an area improvement up to 38% on some resources without compromising application performance, in a very small amount of time: less than 30 s.     

可重构体系结构的特征及应用

文章介绍了可重构体系结构的概念、特征和应用。着重介绍了可重构体系结构的分类及其适用领域,可重构计算系统的总体结构特征和可重构处理单元RPU的结构特征,对基于FPGA的可重构系统和其他可重构系统进行了比较,并总结了当前可重构体系结构的优点以及存在的问题。     

AES和SMS4算法的可重构设计与高效实现

分析AES和SMS4算法的原理及可重构性,给出系统的整体结构,综合应用可重构技术、并行处理及流水线技术对算法进行高效实现。与传统设计方案相比,该设计在保证运行速度的同时大大减少了资源的消耗,因此,适用于面积受限且有多种密码需求的安全 系统。     

AES和Camellia算法的可重构硬件实现

AES算法和Camellia算法是应用最广泛的分组密码算法,其可重构性和高速实现具有重要的理论意义和实用价值。在对算法原理进行分析的基础上,研究AES和Camellia算法的可重构性,基于S盒变换,利用并行处理和重构技术,给出它们的可重构体系结构,并在此基础上高速实现了AES、Camellia算法。实验结果表明,采用该设计方案,算法实现速度快,电路资源开销小。     

Self-organization of reconfigurable protocol stack for networked control systems

In networked control systems (NCS), the control performance depends on not only the control algorithm but also the communication protocol stack. The performance degradation introduced by the heterogeneous and dynamic communication environment has intensified the need for the reconfigurable protocol stack. In this paper, a novel architecture for the reconfigurable protocol stack is proposed, which is a unified specification of the protocol components and service interfaces supporting both static and dynamic reconfiguration for existing industrial communication standards. Within the architecture, a triple-level self-organization structure is designed to manage the dynamic reconfiguration procedure based on information exchanges inside and outside the protocol stack. Especially, the protocol stack can be self-adaptive to various environment and system requirements through the reconfiguration of working mode, routing and scheduling table. Finally, the study on the protocol of dynamic address management is conducted for the system of controller area network (CAN). The results show the efficiency of our self-organizing architecture for the implementation of a reconfigurable protocol stack.     

网格化的动态自组织高性能计算机体系结构DSAG

传统的高性能计算机系统面临着变革,特别是体系结构需要创新,应用程序的设计方法与运行模式、可重构计算、网格化技术和光互连技术将深刻影响未来高性能计算机系统体系结构的发展,提出了网格化动态自组织体系结构(DSAG),可以支持体系结构按需定制(architecture on demand)的新模式,并探讨了相应光互连及DSAG操作系统的设计以及DSAG思想在其他层次系统设计中的应用。     

GF(2)域上FSR+NLF类序列密码可重构处理结构设计

讨论了FSR+NLF类序列密码的可重构处理结构设计,包括总体结构设计、可重构FSR结构设计、可重构NLF结构设计以及互连网络结构设计。采用该结构的密码运算单元可以根据需要实现多种此娄序列密码,具有结构简单、可扩展、运行速度高等特点。